PCI总线
DD1
SDCLK0
DD2
DD3
SDCLK1
SDCLK0
SDCLK1
DD5
SDCSn ， SDWE ，
RAS ， CAS
DD4
SDADDR ，
SDBA [1 ：0]的
CL=2
CMD
CL=2.5
ROW
COL
DQS读
前言
DD10
DD9
SDDQS
DQS读
后记
SDDATA
SDDQS
WD1 WD2 WD3 WD4
DQS读
DQS读
前言
后记
WD1 WD2 WD3 WD4
SDDATA
图12. DDR读时序
10
PCI总线
表14. PCI时序规范
NUM
操作的频率
P1
P2
P3
P4
P5
时钟周期（T
CK
)
地址，数据和命令（ 33< PCI
≤
66兆赫） - 输入设置（T
IS
)
地址，数据和命令（ 0
＆ LT ;
PCI
≤
33兆赫） - 输入设置（T
IS
)
地址，数据和命令（ 33-66兆赫） - 输出有效（T
DV
)
地址，数据和命令（ 0 -33兆赫） - 输出有效（T
DV
)
特征
民
30
15.15
3.0
7.0
—
—
最大
66
33.33
—
—
6.0
11.0
单位
兆赫
ns
ns
ns
ns
ns
3
在MCF547x PCI总线是PCI 2.2兼容。下面的时序数大多来自
PCI 2.2规格。请参考在PCI 2.2规范进行更详细的时序分析。
笔记
1
2
MCF547x集成的微处理器的电气特性，第2版
飞思卡尔半导体公司
17
