21.0.2
计时表
表23
输出信号
参考
R.E. CLK到明年R.E. CLK
在2.0V
（双边沿）
在0.8V
（双边沿）
0.8V至2.0V
2.0V至0.8V
R.E.后CLK
35
敏（ NS ）最大（ NS ）
50
17.3
17.3
3
3
64000
a
符号图
TCLK
a
t
CLKH
t
CLKL
t
CLKR
t
CLKF
t
COv1
36
36
36
36
36
描述
CLK时钟周期
CLK高电平时间
CLK低的时间
CLK上升时间R.E. CLK
CLK下降时间上F.E. CLK
CMOS输出有效
所有信号与道具。从CLK延迟
R.E.
USART输出信号
t
TXD
45
TXDN输出有效
R.E.后CLKXn
MICROWIRE / SPI输出信号
t
MSKh
t
MSKl
t
MSKp
t
MSKd
t
多自由度
t
MDOH
t
MDOnf
t
MDOV
42
42
42
43
42
35
MICROWIRE时钟高
MICROWIRE时钟低
MICROWIRE时钟周期
MSK前沿延迟（主
只）
MICROWIRE数据浮动
b
（奴隶只）
MICROWIRE数据输出保持
在2.0V （两边）
在0.8V （两边）
MnIDL位= 0 ： R.E. MSK下一R.E. MSKn
MnIDL位= 1 ： F.E. MSK下一F.E. MSKn
数据输出第7位有效
R.E.后MCSn
普通模式： F.E. MSK后
备用模式： R.E.后MSK
80
80
200
0.5 t
MSK
1.5 t
MSK
56
0.0
0
56
56
42
42
42
42
MICROWIRE数据无浮（只从） FE MWCS后
MICROWIRE数据输出有效
MDODI到MDIDO
（奴隶只）
MRDY活动（从只）
MRDY无效（从只）
普通模式： F.E. MSK后
备用模式： R.E.后MSK
传播时间
值在所有时钟模式相同
微丝
R.E.后CLK的
MIDL位= 0 ： F.E. MSK后
MIDL位= 1 ：后R.E. MSK
t
MITOp
t
MRDYA
t
MRDYia
46
56
42
42
0
0
28
56
一。 TCLK是在系统中使用的CPU的时钟的实际时钟周期。
TCLK的值取决于系统。
64000ns的最大周期时间是省电模式;在主动模式下，最大循环时间由不限于250ns的
高频振荡器。
B 。通过设计保证，但不是充分的测试。
。保持时间为0毫微秒（分）对所有的输出，除非另有规定。
表24输入信号的要求
符号图
t
XSP
t
XSH
t
XSL
t
X2p
t
X2h
36
36
36
36
36
X1期
X1的时候，外部时钟
X1低时，外部时钟
X2期
a
X2的时候，外部时钟
描述
参考
R.E. X1的下一个R.E. X1
在2V水平（双边沿）
在0.8V电平（双边沿）
R.E. X2下一R.E. X2
在2V水平（双边沿）
敏（ NS ）
50
0.5 TCLK - 4
0.5 TCLK - 4
10,000
0.5 TCLK - 500
马克斯（ NS ）
250
95
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