DM336P
集成的V.34数据/传真/语音/扬声器调制解调器设备设置
DM6381 / 82引脚说明
PIN号
1
引脚名称
RD_SP2
I / O
I
描述
数据输入引脚的串行端口2 ：
的串行数据进行采样，在SCLK的下降沿。该
MSB正在下降FR_SP2信号后立即到来。
帧信号串行口2 ：
该引脚保持为低电平状态正常，并改变它的状态
根据在SCLK时钟的上升沿。高到低
转型启动数据传输。
模拟电源PLL电路
振荡器输出引脚
振荡器输入引脚：
一个40.32MHz晶振和反馈电阻应连接
之间OCSI和OSCO 。
模拟地PLL电路
传输数据速率时钟：
此引脚用作TXD引脚的参考时钟。
数字地
接收数据速率时钟：
此引脚用作RXD引脚的参考时钟。
20.16MHz时钟输出DM6380芯片
调制解调器接收数据
根据上升移出环评端口通过这个引脚
RXDCLK的边缘。
数字电源
调制解调器发送数据
通过这个管脚移入DM6381 / DM6382从EIA端口
TXDCLK的上升沿。
阅读指示双端口RAM ，
低电平有效。
写指示的双口RAM ，
低电平有效。
双端口RAM的地址总线输入
这个地址总线可以访问16个字节的双口RAM 。
双端口RAM的片选引脚，
低电平有效。
的双端口RAM的数据总线
时钟输出引脚DM6383
此时钟的频率，可以编程为
22.43MHz或44.87MHz 。
输出端口F位
输出端口E位
输出端口位
输出端口位C
无连接
2
FR_SP2
I / O
3
4
5
AVDD
OSCO
OSCI
P
O
I
6
7
8, 29, 60, 68, 71,
84, 94, 95
9
10
11
AGND
TXDCLK
DGND
RXDCLK
CODEC_CLK
RXD
P
I
P
I
O
O
12, 42, 57, 90, 93
13
VDD
TXD
P
I
14
15
16 - 19
20
21 - 28
30
/ URD
/ UWR
UAR3 - UAR0
/ UCS
UD0 - UD7
MSCLK
I
I
I
I
I / O
O
31
32
33
34
35 - 41, 43 - 56,
58, 59, 61 - 67,
70, 72, 77 - 83,
85 - 89
P0.F
P0.E
P0.D
P0.C
NC
O
O
O
O
-
24
最终科幻
版本： DM336P - DS- F02
2000年8月15日
