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256MB sTSOPII
DDR SDRAM
主要特点
双数据速率体系结构;每个时钟周期2的数据传输
双向数据选通（ DQS ）
四家银行的操作
差分时钟输入（ CK和CK ）
DLL对齐DQ和DQS与CK过渡转型
MRS循环地址重点项目
- 。读取延迟2 ， 2.5 （时钟）
- 。突发长度（ 2，4， 8）
- 。突发类型（顺序&交错）
除数据& DM所有输入进行采样，系统时钟的正边沿（CK）
数据I /数据选通信号的两边O事务
边沿对齐的数据输出，居中对齐数据输入
DM只写屏蔽
自动&自我刷新
7.8us刷新间隔（ 8K / 64ms的刷新）
最大连拍数量刷新周期： 8
54pin sTSOP II封装
订购信息
产品型号
K4H560438D-NC/LB3
K4H560438D-NC/LA2
K4H560438D-NC/LB0
K4H560438D-NC/LA0
K4H560838D-NC/LB3
K4H560838D-NC/LA2
K4H560838D-NC/LB0
K4H560838D-NC/LA0
32M ×8
64M ×4
组织。
最大频率。
B3(DDR333@CL=2.5)
A2(DDR266@CL=2)
B0(DDR266@CL=2.5)
A0(DDR200@CL=2)
B3(DDR333@CL=2.5)
A2(DDR266@CL=2)
B0(DDR266@CL=2.5)
A0(DDR200@CL=2)
SSTL2
54pin sTSOP II
SSTL2
54pin sTSOP II
接口
包
工作频率
- B3 （ DDR333 ）
速度@ CL2
速度@ CL2.5
DLL抖动
* CL ： CAS延迟
133MHz
166MHz
±0.7ns
- A2 （ DDR266A ）
133MHz
133MHz
±0.75ns
- B0 （ DDR266B ）
100MHz
133MHz
±0.75ns
- A0 （ DDR200 ）
100MHz
-
±0.8ns
- 1 -
Rev.0.0月。 “
02
