CDCU877/CDCU877A

1.8 V锁相环时钟驱动器

SCAS688A - 2003年6月 - 修订2004年1月

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1.8 -V锁相环时钟驱动器，用于

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双倍数据速率（ DDR II ）的应用

扩频时钟兼容

工作频率： 10 MHz至400 MHz的

低电流消耗： <135毫安

低抖动（循环周期） ：

±30

ps

低输出偏斜： 35 ps的

低周期抖动：

±20

ps

低动态相位偏移::

±15

ps

低静态相位偏移::

±50

ps

分配一个差分时钟输入

十差分输出

52-Ball

μBGA

（微星Junior BGA ，

0.65毫米间距）和40引脚MLF

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外部反馈引脚（ FBIN ， FBIN ）是

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用于同步输出到

输入时钟

单端输入和单端

输出模式

达到或超过JESD82-8 PLL标准

为PC2-3200 / 4300

故障安全输入

描述

该CDCU877是分配一个差分时钟输入一个高性能，低抖动，低偏移，零延迟缓冲器

对（ CK，CK ），以10个差分对时钟输出（ YN， YN ）和一个差分对反馈的时钟输出

（ FBOUT ， FBOUT ） 。时钟输出由输入时钟（ CK，CK ）进行控制，该反馈时钟（ FBIN ， FBIN ）

在LVCMOS控制引脚（ OE ， OS） ，和模拟电源输入（ AV

DD

） 。当OE为低电平时，时钟输出，除

FBOUT / FBOUT ，被禁用，同时内部PLL继续保持其锁定的频率。 OS （输出选择）

是一个程序引脚必须连接到GND或V

DD

。当OS为高，参考功能如前所述。当

操作系统和操作环境都很低， OE一直在Y7 / Y7没有影响，他们是自由运行。当AV

DD

被接地时，PLL被接通

关闭并旁路用于测试目的。

当两个时钟输入端（ CK，CK ）为逻辑低电平时，该设备进入低功率模式。输入逻辑电路检测

在差分输入，独立于输入缓冲器，检测逻辑低电平并且执行在低功率状态下

在那里所有的输出，反馈，和PLL处于关闭状态。当被逻辑低到作为时钟输入转换

差分信号时，PLL重新开启时，输入和输出使能，并且PLL获得锁相

反馈时钟对（ FBIN ， FBIN ）和时钟输入对指定的稳定时间内（ CK，CK ）之间。

该CDCU877能够跟踪扩频时钟（ SSC ） ，从而降低EMI 。该器件在-40°C工作

至85℃ 。

可选项

TA

-40 ° C至85°C

-40 ° C至85°C

-40 ° C至85°C

-40 ° C至85°C

52球BGA

CDCU877ZQL

（无铅）

CDCU877AZQL

（无铅）

CDCU877GQL

CDCU877AGQL

40引脚MLF

CDCU877RTB

CDCU877ARTB

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微星少年是德州仪器的商标。

PRODUCTION数据信息为出版日期。

产品符合每德州仪器条款规范

标准保修。生产加工并不包括

所有测试参数。

版权

2004年，德州仪器

邮政信箱655303

达拉斯，德克萨斯州75265

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