AD7654
PIN号
14
助记符
D[5]
INVSYNC或
TYPE
DI / O
描述
当SER / PAR为低，此输出用作并行端口数据5
输出总线。
当SER / PAR为高电平时，此输入，串行端口的一部分，用于选择该
同步信号的有效状态。低电平时， SYNC为高电平有效。当高，
SYNC为低电平有效。
DI / O
当SER / PAR为低，此输出用作并行端口数据6
输出总线。
当SER / PAR为高，此输入，串行口的一部分，是用来反转
SCLK信号。这是活跃在Master和Slave模式。
DI / O
当SER / PAR为低，此输出用作并行端口数据输出7
把公交车。
当SER / PAR为高，此输入，串行口的一部分，作为任何一个外部
内部数据的输入或读模式选择输入，这取决于EXT / INT的状态。
当EXT / INT为高， RDC / SDIN可以用作一个数据输入到菊花链中
从两个或多个ADC的转换结果到一个单一SDOUT线。数码
上SDIN数据电平输出上SDOUT具有32个SCLK周期之后的一个延迟
开始读序列。
当EXT / INT为低时， RDC / SDIN用于选择读模式。当RDC / SDIN
为高电平时，前面的数据是在转换过程中就SDOUT输出。当RDC / SDIN是
低时，数据可以在SDOUT输出只有当转换完成。
17
18
19, 36
21
OGND
OVDD
DVDD
D[8]
或SDOUT
P
P
P
DO
输入/输出接口数字电源地
输入/输出接口数字电源。名义上在同一电源供应
主机接口（5V或3V） 。
数字电源。名义上在5 V.
当SER / PAR为低，此输出用作并行端口数据的8
输出总线。
当SER / PAR为高电平，该输出，串行端口的一部分，作为串行数据
输出同步到SCLK 。转换结果存储在32位芯片上寄存器
之三。该AD7654提供两种转换结果， MSB首先，从它的内部移位
注册。信道输出的顺序是由A / B控制。在串行模式下，当
EXT / INT为低电平时， SDOUT在SCLK的两边有效。
在串行模式下，当EXT / INT高：
如果INVSCLK为低电平时， SDOUT更新在SCLK的上升沿和有效
下一个下降沿。
如果INVSCLK为高电平时， SDOUT更新上的SCLK下降沿有效。
下一个上升沿。
22
D[9]
或者SCLK
DI / O
当SER / PAR为低，此输出用作并行端口数据9
输出总线。
当SER / PAR为高，此引脚串行端口的一部分，作为一个串行数据时钟
输入或输出，取决于EXT / INT引脚的逻辑状态。活动边沿
其中数据SDOUT更新取决于INVSCLK引脚的逻辑状态。
DO
当SER / PAR为低，此输出用作并行端口数据10
输出总线。
当SER / PAR为高，此输出，串口的一部分，用作数字输出
与内部数据时钟（ EXT / INT =逻辑低电平）利用帧同步。
当读取序列和启动INVSYNC为低电平时， SYNC驱动为高电平
和帧SDOUT 。后的第一个信道被输出时，SYNC是脉冲的低电平。当
读序列和启动INVSYNC为高电平时， SYNC被拉低
仍然低，而SDOUT输出有效。后的第一个信道被输出，同步
是脉冲高。
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D[6]
或INVSCLK
16
D[7]
或RDC / SDIN
23
D[10]
或同步
第0版
–7–
