CDP1802A ， CDP1802AC ， CDP1802BC
引脚配置
40引脚PDIP （封装后缀E）
40铅SBDIP （封装后缀D）
顶视图
44引脚PLCC
（包装型Q）
顶视图
时钟
等待
明确
Q
SC1
SC0
MRD
BUS 7
BUS 6
1
2
3
4
5
6
7
8
9
40 V
DD
38 DMA IN
等待
SC1
37 DMA OUT
36中断
35水利部
34 TPA
33城规会
32 MA7
31 MA6
30 MA5
29 MA4
28 MA3
27 MA2
26 MA1
25 MA0
24 EF1
23 EF2
22 EF3
21 EF4
SC0
MRD
BUS 7
BUS 6
BUS 5
NC
公交4
公交3
公交车2
公交车1
总线0
7
8
9
10
11
12
13
14
15
16
17
18 19 20 21 22 23 24 25 26 27 28
V
SS
NC
EF4
EF3
EF2
EF1
MA0
V
CC
N2
N1
N0
39
38
37
36
35
34
33
32
31
30
29
水利部
TPA
城规会
MA7
MA6
NC
MA5
MA4
MA3
MA2
MA1
明确
打断
MA0
-
4
39 XTAL
时钟
DMA -OUT
MRD
CDP1824
32字节的RAM
水利部
TPA
数据
首席执行官
CS
DMA -IN
6
5
4
3
2
1 44 43 42 41 40
BUS 5 10
BUS 4 11
BUS 3月12日
BUS 2 13
BUS 1月14日
BUS 0 15
V
CC
16
N2 17
N1 18
N0 19
V
SS
20
地址总线
CDP1852
输入端口
CS2
CS1
N0 MA0
-
7
MA0
-
7
MRD
CDP1802
8
-
位CPU
水利部
数据
CS1
N1
TPA
MRD
CDP1833
1K
-
只读存储器
CDP1852
CS2
产量
口的时钟
城规会资料
图1.典型的CDP1802小型微处理器系统
3-4
V
DD
NC
XTAL
Q
