CS4215
SCLK - 串口时钟，引脚43 （L ） ， 83 （ Q）
SCLK上升导致对SDOUT的数据进行更新。 SCLK下降沿锁存SDIN上的数据
进入CS4215 。 SCLK信号可以产生片外，并输入到CS4215 。
可替换地， CS4215可以生成并在数据模式输出的SCLK 。
FSYNC - 帧同步信号，引脚42 （L ） ， 81 （ Q）
帧同步信号是由SCLK取样，用一个上升沿指示新
框架即将开始。 FSYNC频率通常是系统的采样率。每帧可
具有64，128或256个数据位，允许1,2或4 CS4215s连接到同一总线上。
FSYNC可被输入到CS4215 ，或者可以通过CS4215中的数据来生成和输出
模式。当FSYNC是一个输入，它必须是高的，至少1个SCLK周期。 FSYNC可以留
高的帧的其余部分，但必须返回低至少2个SCLK下一帧开始之前。
真会 - 时隙输入，引脚40 （L ） ， 77 （ Q）
真会高至少1 SCLK的周期表示为CS4215的下一时隙被分配
供它使用。真会被正常地连接到该链中的前一设备的TSOUT销。
真会应连接到FSYNC为第一（或唯一） CS4215在链中。
TSOUT - 时隙输出，引脚41 （L ） ， 79 （ Q）
TSOUT变高为1 SCLK的周期，这表明CS4215即将发布的数据
总线。通常连接到真会销在链中的下一个设备上。
D / C - 数据/控制选择输入，引脚35 （L ） ， 70 （ Q）
当D / C为低，在SDIN和SDOUT的信息是控制信息。当D / C为
高，对SDIN和SDOUT的信息是数据的信息。
PDN - 掉电输入，引脚13 （L ） ， 16 （ Q）
当高， PDN脚放CS4215进入掉电模式。在这种模式下HEADC
而CMOUT将不提供电流。断电导致所有控制寄存器来改变
默认的复位状态。在掉电模式下， TSOUT引脚保持有效，并遵循
真会延迟小于10纳秒。
复位 - 低有效复位输入，引脚12 （L ） ， 14 （ Q）
在复位时，该控制信息的值（当D / C = 0）将被初始化成
本数据表中的复位说明部分给定的值。
时钟和晶振引脚
XTL1IN ， XTL1OUT ， XTL2IN ， XTL2OUT - 水晶1和2的输入和输出，引脚6 （ L）
图7（ L） ，10（ L） ， 11 （L） ，97（ Q） 2 （Q ），图8 （Q）， 10 （Q）的
输入和输出连接为晶体1和2这些振荡器的一个可提供
主时钟运行CS4215 。
CLKIN - 外部时钟输入引脚4 （L ） ， 93 （ Q）
外部时钟输入可选的时钟源为CS4215 。在CLKIN频率必须
256倍的最大采样率（ FSYNC频率） 。
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DS76F2
