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初步规格。
有些内容如有变更，恕不另行通知。
三菱的LSI
MH4S64CBMD-10,-12,-15,-10B,-12B,-15B
268435456 - BIT （ 4194304 - WORD 64位） SynchronousDRAM
串行存在检测表
字节
0
1
2
3
4
5
6
7
8
9
函数来描述
定义写入字节数为串行内存模块MFGR
总字节数SPD内存设备的
基本内存类型
在本届大会＃行地址
在本届大会＃列地址
在本次大会＃模块银行
本次大会的数据宽度...
...数据宽度延续
本届大会的电压接口标准
CYCLETIME SDRAM的最大支持CAS延迟（ CL ） 。 -10
周期时间CL = 3
10
从SDRAM的时钟访问
TAC的CL = 3
11
12
13
14
15
16
17
18
19
20
21
22
23
DIMM配置类型（无奇偶校验，奇偶校验， ECC ）
刷新率/类型
SDRAM的宽度，主要DRAM
错误检查SDRAM的数据宽度
最小时钟延迟，背靠背随机列地址
SPD enrty数据
128
256字节
SDRAM
A0-A10
A0-A8
2BANK
x64
0
LVTTL
10ns
12ns
15ns
8ns
8ns
9ns
非奇偶校验
SPD数据（十六进制）
80
08
04
0B
09
02
40
00
01
A0
C0
F0
80
80
90
00
80
08
00
01
0F
02
06
01
01
00
06
F0
F0
FF
90
95
C0
78
78
78
6C
6C
78
1E
1E
28
14
18
1E
-12
-15
-10
-12
-15
自刷新（ 15.625uS ）
x8
不适用
1
1/2/4/8
2bank
CL=1/2/3
0
0
非缓冲的，非注册
全部预充电，自动预充电
-10
-12
-15
15ns
15ns
20ns
9ns
9.5ns
12ns
30ns
30ns
30ns
27ns
27ns
30ns
30ns
30ns
40ns
20ns
24ns
30ns
突发长度支持
每个SDRAM器件＃银行
CAS ＃延迟
CS ＃延迟
写入延迟
SDRAM模块属性
SDRAM的设备属性：一般
SDRAM的周期时间（第二最高的CAS延迟）
周期时间CL = 2
24
SDRAM访问形式的时钟（第二最高的CAS延迟时间） -10
TAC的CL = 2
-12
-15
-10
-12
-15
-10
-12
-15
-10
-12
-15
25
SDRAM的周期时间（最高3 CAS延迟）
周期时间CL = 1
26
SDRAM访问形式的时钟（最高3 CAS延迟）
TAC为CL = 1
27
预充电到Active最低
28
行有效至行主动敏。
-10
-12
-15
MIT-DS-0113-1.1
三菱
电
( 4 / 47 )
25.Mar..1997
