82C54
CW = 18
WR
LSB = 3
WR
CW = 1A LSB = 3
CLK
门
CLK
门
OUT
N
N
N
N
0
3
0
2
0
1
0
0
FF
FF
FF
FE
FF
FD
OUT
N
CW = 18
WR
WR
CLK
CLK
门
门
OUT
N
N
N
N
0
3
0
3
0
3
0
2
0
1
0
0
FF
FF
OUT
N
CW = 18
WR
WR
CLK
门
OUT
N
N
N
N
0
3
0
2
0
1
0
2
0
1
0
0
FF
FF
CLK
门
LSB = 3
LSB = 2
CW = 1A LSB = 3
N
N
N
N
N
0
3
0
2
0
3
0
2
0
1
0
0
FF
FF
LSB = 3
CW = 1A LSB = 3
N
N
N
N
0
3
0
2
0
1
0
0
FF
FF
0
3
LSB = 5
OUT
N
N
N
N
N
0
3
0
2
0
1
0
0
FF
FF
FF
FE
0
5
0
4
图13.模式4
方式5 ：硬件触发选通脉冲（可重触发）
OUT最初将很高。计数由上升引发
门边缘。当最初的计数结束后，会OUT
去低一个CLK脉冲，然后再高了。
写控制字和计数初值，计数器后
会不会被加载，直到触发后， CLK脉冲。这
CLK脉冲不递减计数，因此在最初
N个计数， OUT不闪光低到N + 1个CLK脉冲
触发后。
触发器的结果在计数器被装载以初始
指望下一个CLK脉冲。计数序列触发
gerable 。 OUT不会选通低后N + 1个CLK脉冲
任何触发GATE对输出没有影响。
如果一个新的计数，计数时写的，现在减计数
荷兰国际集团的序列将不会受到影响。如果以后发生的触发器
新的计数值写入，但当前计数到期之前，该
计数器将被装入的下一个CLK脉冲新的计
和计数将继续从那里。
图14.模式5
操作所有模式
程序设计
当一个控制字写入一个计数器，所有的控制
逻辑，立即复位和OUT变到一个已知的初始
状态;没有CLK脉冲都需要此。
门
门输入总是采样的上升沿
CLK 。在模式0 ， 2 ， 3和4门输入电平敏感
略去，和逻辑电平进行采样，在CLK的上升沿。在
模式1 ， 2 ， 3和5门输入的上升沿有效。
在这些模式中，门（触发器）的上升沿设置一个边沿
敏感FL IP- FL运算的计数器。这FL IP- FL op是那么SAM-
PLED在CLK的一个上升沿。在佛罗里达州IP- FL操作复位
它被采样后立即使用。在这种方式中，触发将
检测不管发生时 - 一个高逻辑电平不
不必被保持，直到CLK的下一个上升沿。
请注意，在模式2和3中，在GATE输入是两个边沿
和电平敏感。
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