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引脚说明
2.2.2存储器接口
MCLKO
内存时钟输出。
这个时钟是driv-
荷兰国际集团在船上的DIMM ，并从产生
内部PLL 。默认值是66MHz的。
MCLKI
内存时钟输入。
该时钟驱动
SDRAM控制器，图形引擎和
显示控制器。这个输入要缓冲
版本MCLKO信号与轨道长度
与匹配的缓冲和销之间
缓冲区和DIMM的轨道之间的长度。
CS＃ [3：0 ]
芯片选择
这些信号被用于
禁用或通过屏蔽使设备的操作或
使所有的SDRAM输入，除了MCLK ， CKE ，
和DQM 。
MA [11 ：0]的
内存地址。
复行
列地址线。
MD [ 63 ：0]的
内存数据。
这是在64位的存储器
数据总线。 MD [ 40-0 ]由设备表带读
的SYSRSTI ＃上升沿时选择注册。
RAS＃ [1：0 ]
行地址选通。
这些信号
启用行访问和预充电。行地址
被锁在MCLK的上升沿时， RAS ＃是
低。
CAS号为[ 1：0]
列地址选通。
这些显
的NAL启用列的访问。列地址是
锁存MCLK的上升沿时， CAS ＃是
低。
MWE ＃
写使能。
写使能指定
存储器访问是读操作（ MWE ＃ = H）的
或写（ MWE ＃ = L ） 。
DQM ＃[ 7：0]
数据屏蔽。
使得数据输出高阻
时钟和口罩的SDRAM输出之后。
块SDRAM的数据输入时， DQM活跃。
2.2.3 PCI接口
PCI_CLKI
33MHz的PCI输入时钟。
该信号是
PCI总线的时钟输入，并应在从动
在PCI_CLKO引脚。
PCI_CLKO
33MHz的PCI输出时钟。
这是
主PCI总线的时钟输出。
AD [ 31：0]
PCI地址/数据。
这是32位
复用地址和PCI的数据总线。这
总线由主地址时驱动
写记录，相位和数据阶段。这是
中的读出的数据相由目标驱动
交易。
CBE ＃[ 3：0]
总线命令/字节使能。
这些
被复用的命令和字节使能
PCI总线的信号。在寻址阶段
它们定义了命令和数据时
他们携带的字节相让的信息。
这些引脚输入时， PCI主其他
比STPC消费者-S拥有总线和
当消费者STPC -S拥有输出
总线。
FRAME ＃
周期帧。
这是其中的帧信号
PCI总线。它是一个输入时一个PCI主拥有
公交车是一个输出时，消费者STPC -S
拥有PCI总线。
IRDY ＃
引发准备。
这是引发准备
PCI总线的信号。它被用作输出时
该STPC消费者-S发起的一个总线周期
PCI总线。它被用作在PCI过程中的输入赛扬
有针对性的STPC消费者-S克莱斯来确定
当雷电流PCI主准备
完成当前事务。
TRDY ＃
目标做好了准备。
这是目标准备显
最终的PCI总线。它被驱动为输出时
该STPC消费者-S是当前的目标
总线事务。它被用作输入时STPC
消费者-S发起PCI总线上的一个周期。
LOCK ＃
PCI频率锁定。
这是PCI的锁定信号
总线和用于实现独占总线
作为PCI目标代理时的操作。
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RELEASE B
这是对正在开发或正在接受评估新产品的初步信息。详细信息如有变更，恕不另行通知。
