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TMS320C6201
定点数字信号处理器
SPRS051G - 1997年1月 - 修订2000年11月
多通道缓冲串行端口时序（续）
开关特性在推荐工作条件下的多通道缓冲串口
§
（参见图32）
–200
号
NO
1
2
3
4
9
12
13
TD （ CKSH - CKRXH ）
TC （ CKRX ）
总重量（ CKRX ）
TD （ CKRH - FRV ）
TD （ CKXH - FXV ）
TDIS （ CKXH - DXHZ ）
TD （ CKXH - DXV ）
参数
延迟时间， CLKS高到CLKR / X高为内部CLKR / X
从CLKS输入产生
周期时间， CLKR / X
脉冲持续时间， CLKR / X高或CLKR / X低
延迟时间， CLKR高到内部FSR有效
延迟时间， CLKX高到内部FSX有效
时间
禁止时间，之后从最后一个数据位DX高阻抗
IM edance
CLKX高
延迟时间CLKX高到DX有效
时间，
延迟时间， FSX高到DX有效。
14
TD （ FXH - DXV ）
仅适用于数据时，
延迟0 （ XDATDLY = 00B ）模式
CLKR / X INT
CLKR / X INT
CLKR INT
CLKX INT
CLKX分机
CLKX INT
CLKX分机
CLKX INT
CLKX分机
FSX INT
FSX分机
民
3
2P
C – 1.3#
–2
–2
3
–1
3
–1
3
–1
3
最大
10
单位
ns
ns
C + 1#
3
3
9
4
9
4
9
3
ns
9
ns
ns
ns
ns
ns
CLKRP = CLKXP = FSRP = FSXP = 0。如果任何信号的极性反转，然后该信号的定时基准，也反转。
最小延迟时间也代表了最小输出保持时间。
P = 1 / CPU时钟频率纳秒。例如，在200 MHz的运行部件时，使用P = 5纳秒。
§的最大位速率为C6202 / 02B / 03设备为100 Mbps或CPU / 2（两者的速度较慢） 。必须小心，以确保AC时序
本数据表中指定的满足。的最大位速率为McBSP的到McBSP的通信为100 MHz ;因此，最小CLKR / X的
时钟周期可以是两倍的CPU周期时间（2P） ，或10纳秒（100兆赫） ，取其值是较大的。例如，在200MHz下运行的部件时
（p = 5纳秒） ，可以使用10纳秒的最低CLKR / X的时钟周期（通过设置适当的CLKGDV比率或外部时钟源） 。运行时
部分在100兆赫（ P = 10纳秒） ，用2P = 20纳秒（ 50 MHz）的为最低CLKR / X时钟周期。的最大位速率为McBSP的到McBSP的
通信适用于当串口时钟和帧同步的主站（与CLKR连接到CLKX ， FSR连接到FSX ，
CLKXM = FSXM = 1，和CLKRM = FSRM = 0）中的数据延迟1或2方式（R / XDATDLY条件= 01b或10b）的与所述其他设备的McBSP的
通信，是一个奴隶。
＃ C = H或L
S =采样率发生器输入时钟= P如果CLKSM = 1 （ P = 1 / CPU时钟频率）
=采样率发生器输入时钟= P_clks如果CLKSM = 0 （ P_clks = CLKS期）
H = CLKX高脉冲宽度
= （ CLKGDV / 2 + 1） * S如果CLKGDV是偶数
= （ CLKGDV + 1 ） / 2 * S如果CLKGDV是奇数或零
L = CLKX低脉冲宽度
= （ CLKGDV / 2 ） * S如果CLKGDV是偶数
= （ CLKGDV + 1 ） / 2 * S如果CLKGDV是奇数或零
48
邮政信箱1443
休斯敦，得克萨斯州77251-1443
