位置：首页 > IC型号导航 > 首字符T型号页 > 首字符T的型号第564页 > TMS320C6201-200 > TMS320C6201-200 PDF资料 > TMS320C6201-200 PDF资料1第24页
TMS320C6201
定点数字信号处理器
SPRS051G - 1997年1月 - 修订2000年11月
时钟PLL
所有的与C62x 时钟被从通过CLKIN引脚的单个源产生。该时钟源或者
驱动PLL ，其产生内部CPU时钟，或绕过锁相环成为CPU时钟。
使用PLL来产生CPU时钟，在图5所示的滤波器电路必须正确地设计。记
对于C6201 ， EMI滤波器必须由I / O的电压（ 3.3V）供电。
以配置与C62x PLL时钟进行适当的动作，参照图5和表2中。为了最大限度地减少了时钟抖动，
一个干净的电源供电应同时与C62x DSP器件和外部时钟振荡电路。
最低CLKIN上升和下降时间也应遵守。见
输入和输出时钟
节
输入时钟时序要求。
0 1 0
0 0 1
0 0 0
3.3 V
EMI滤波器
3 OUT
PLLV
PLLF
C3
10
F
C4
0.1
F
R1
CLKOUT1频率范围130-233 MHz的
CLKOUT1频率范围65-200 MHz的
CLKOUT1频率范围50-140 MHz的
PLLFREQ3
PLLFREQ2
PLLFREQ1
C6201
EMIF
CLKOUT1
CLKOUT
1年
2
（旁路）
GND
C1
C2
CLKMODE0
CLKMODE1
PLLG
CLKOUT2
SSCLK
SDCLK
CLKIN
1 1 - MULT ×4
0 1 - 保留
1 0 - 保留
0 0 - MULT × 1
f(CLKOUT)=f(CLKIN)×4
F（ CLKOUT ） = F （ CLKIN ）
注：A保持引线长度和销PLLF ，销PLLG中，R1 ，C1和C2之间的通孔，以最小的数量。此外，将所有PLL
组分（ R1，C1 ，C2，C3 ，C4和EMI滤波器），为接近了C6000
DSP器件成为可能。最佳性能达到
与PLL元件在电路板的单面无跳线，开关或部件所显示的朋友等。为
CLKMODE x4的，对于C1，C2和R1的值是固定的，并适用于CLKIN和CLKOUT的全部有效频率范围。
B.对于CLKMODE ×1时，PLL被旁路，所有六个外部PLL部件可以被删除。对于这种情况下， PLLV终端具有
被连接到一个干净的电源和PLLG和PLLF端子应连接在一起。
C.由于当选择PLLFREQ的频率范围重叠时，一个以上的频率范围内可以包含CLKOUT1
频率。选择最低的频率范围，其中包括所要求的频率。例如，用于CLKOUT1 = 133 MHz时，一
000B的PLLFREQ值应该被使用。为CLKOUT1 = 200兆赫， PLLFREQ应该被设置为001B 。比其他PLLFREQ值
000B ， 001B ， 010B和保留。
D.在3.3 V电源的EMI滤波器（和PLLV ）必须来自同一个3.3V的电源层提供的I / O电压， DVDD 。
E. EMI滤波器制造商TDK产品编号ACF451832-153 -T
图5. PLL框图
24
邮政信箱1443
休斯敦，得克萨斯州77251-1443
