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电气和热特性
飞思卡尔是通过制度约束同样有限，无法对带插槽的部分进行L2接口测试
于在最大频率的功能测试仪
表11 。
因此，功能操作和AC时机
信息是在等于或大于2芯到L2的除数进行测试。的1或1.5的核心到L2除数功能
在小于最大额定频率的验证。
L 2的输入和输出信号被锁存或启用，分别由内部L2CLK （它是系统时钟
倍频到核心频率和分频到L2CLK频率）。的，换言之，在AC时序
表12
和
表13
是完全独立L2SYNC_IN的。在闭环系统中，其中L2SYNC_IN是
通过电路板走线由L2SYNC_OUT驱动， L2SYNC_IN只控制L2CLK_OUTA的输出相位
和L2CLK_OUTB其用于锁存或使在SRAM的数据。然而，由于在闭环系统
L2SYNC_IN被保持在相位对准与内部L2CLK ，的信号
表12
和
表13
是
参照该信号，而不是未从外部可见的内部L2CLK 。在生产测试中，这些
时代在实际测量相对于系统时钟。
该L2SYNC_OUT信号旨在被中途引出给SRAM ，然后返回到L2SYNC_IN
在MPC755的输入以与所述处理器的内部时钟的同步SRAM的L2CLK_OUT 。 L2CLK_OUT
在SRAM可向前或向后偏移在时间缩短或延长L2SYNC_OUT的路由
到L2SYNC_IN 。请参阅飞思卡尔应用笔记AN1794 / D，
针对PCB设计的背面L2时序分析
工程师。
该L2CLK_OUTA和L2CLK_OUTB信号不应该有多于两个负载。
表11. L2CLK输出AC时序规范
在推荐工作条件（见
表3）
参数
L2CLK频率
L2CLK周期时间
L2CLK占空比
内部DLL的这段时间内
DLL捕获窗口
L2CLK_OUT输出至输出扭曲
L2CLK_OUT输出抖动
符号
f
L2CLK
t
L2CLK
t
CHCl 3
/t
L2CLK
所有速度等级
民
80
2.5
45
640
0
最大
450
12.5
55
—
10
50
±150
单位
兆赫
ns
%
L2CLK
ns
ps
ps
笔记
1, 4
2, 7
3, 7
5, 7
6, 7
6, 7
t
L2CSKW
—
—
注意事项：
1. L2CLK输出L2CLK_OUTA ， L2CLK_OUTB ， L2CLK_OUT和L2SYNC_OUT引脚。该L2CLK频率为核心频率的设置
必须选择使得所得L2CLK频率和核心频率不超过各自的最大或最小操作
频率。最大L2LCK频率将取决于系统。 L2CLK_OUTA和L2CLK_OUTB必须有平等的负荷。
2. L2CLK的标称占空比为中点电压测量的50％。
3.被指定在L2CLK时期而言的DLL ，这段时间内。在表中的数量必须由L2CLK的周期来计算相乘
实际的持续时间在纳秒。重新锁定时间由设计和特性保证。
4. L2CR [ L2SL ]位应为L2CLK频率低于110 MHz的设置。这增加了更多的延迟，以DLL的每一个水龙头。
L2SYNC_OUT和L2SYNC_IN 5之间允许的偏差。
6.本输出抖动数字代表一个抽头向前或一个抽头从当前的DLL抽头作为相位比较背面的最大延迟
力求减少L2SYNC_IN和内部L2CLK之间的相位差。此数字必须在L2时间被理解
分析。上的SYSCLK输入抖动影响L2CLK_OUT并且L2地址/数据/控制信号相等的，因此，已经
理解在AC定时和不具有在L2时序分析中加以考虑。
7.通过设计保证。
该L2CLK_OUT时序图中示出
图7 。
MPC755 RISC微处理器硬件规格，版本6.1
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飞思卡尔半导体公司
