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AT17C/LV020
条件1
最简单的连接，是有在FPGA CON销驱动两个CE和RESET / OE
(1)
并联。由于它的简单性，但是，这种方法会如果在FPGA接收失败
配置周期内外部复位状态。如果一个系统复位被施加到
FPGA ，它会中止原来的配置，然后重新设置自己的一个新的配置，
如预期。当然， AT17系列配置不看外部复位
信号并不会复位其内部地址计数器，因此，将保持了
的与FPGA的配置周期的其余部分同步。
注意：
1.对于这种条件下， EEPROM的复位极性必须被设定为有效高。
图1 。
条件2连接
AT40K
RESET
RESET
D<0>
CCLK
CON
INIT
AT17C/LV020
数据
CLK
CE
RESET / OE
SER_EN
VCC
M2
M1
M0
GND
准备
注意事项：
1.使用READY引脚是可选的。
2.复位极性必须设置为低电平有效。
条件2
在FPGA CON销驱动AT17系列配置的唯一的CE输入端，而
OE输入由FPGA INIT引脚（图1）驱动。在所有去甲这方面的工作
发作的情况下，即使当用户中止的结构之前CON上场
高。低水平上的RESET / OE
(1)
输入 - 在FPGA复位 - 清除组态
rator的内部地址指针，以便重新配置开始于开始。
注意：
1.对于这种条件下， EEPROM的复位极性必须设置低有效。
所述AT17系列配置不需要反相器，用于从所述任一条件
RESET极性是可编程的。
串行级联
CON组fi guration
EEPROM的
对于配置为菊花链，或用于未来的FPGA需要更大的多个FPGA
配置存储器，级联配置器提供了额外的内存。
作为从第一配置的最后一个比特被读出，该时钟信号的配置
声称其CEO输出低，并禁止其数据线驱动器。第二个配置器
认识到它的CE输入低电平，并启用其数据输出。
配置完成后，所有的级联配置器的地址计数器
如果每个配置的RESET / OE是驱动为有效（默认高）级复位。
如果地址计数器不被完成时，则RESET / OE输入复位
可将其置于无效（默认低）水平。有关编程的更多详细信息
EEPROM的复位极性，请参考“编程规范爱特梅尔
FPGA配置的EEPROM “ 。
AT17系列复位
极性
所述AT17系列配置允许用户为任一复位极性编程
RESET / OE或RESET / OE 。此功能是支持行业标准的程序员
算法。关于EEPROM的复位极性编程的更多详细信息，请REF-
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