AD1896
AD1896
TDM_IN
SDATA_O
LRCLK_O
SCLK_O
CLOCK -MASTER
和
PHASE -MASTER
M2
M1
M0
M2
AD1896
TDM_IN
SDATA_O
LRCLK_O
SCLK_O
AD1896
TDM_IN
SDATA_O
LRCLK_O
SCLK_O
DR0
RFS0
SHARC
DSP
RCLK0
SLAVE-1
M1
M0
M2
SLAVE -N
M1
M0
0
1
1
0
1
0
0
0
0
0
1
0
0
0
0
标准模式
相合相模式
图12.菊花链配置TDM模式（第一AD1896存在时钟主）
相合相模式（ NON- TDM模式）的应用
LRCLK
I
(f
S_IN
)
SCLK
I
sdom
SDO1
SDO2
PHASE -MASTER
TDM_IN
SDATA_I SDATA_O
LRCLK_I LRCLK_O
SCLK_O
SCLK_I
MCLK
RESET
M2 M1 M0
AD1896
SLAVE1
TDM_IN
AD1896
SLAVE2
TDM_IN
AD1896
SLAVEN
TDM_IN
AD1896
SDON
SDATA_I SDATA_O
LRCLK_I LRCLK_O
SCLK_O
SCLK_I
MCLK
RESET
M2 M1 M0
SDATA_I SDATA_O
LRCLK_I LRCLK_O
SCLK_O
SCLK_I
MCLK
RESET
M2 M1 M0
1
0
0
SDATA_I SDATA_O
LRCLK_I LRCLK_O
SCLK_O
SCLK_I
MCLK
RESET
M2 M1 M0
1
0
0
0
0
0
1
0
0
LRCLK
O
(f
S_OUT
)
SCLK
O
(64f
S_OUT
)
MCLK
RESET
图13.典型配置匹配相模式操作
串行数据端口主时钟模式
表Ⅳ中。串行数据端口的时钟模式
任一的AD1896串行端口可以被配置为一个主
串行数据端口。但是，只有一个串行端口可以是主
而另一个必须是一个奴隶。在主控模式下， AD1896
要求256
f
S
, 512
f
S
或768
f
S
主时钟（ MCLK_I ） 。
为30 MHz的最大主时钟频率，马克西
妈妈的采样率被限制到96千赫。在从模式下，采样
速率高达192 kHz的可处理。
当任的串行端口在主机模式工作时，
主时钟进行分频，得到相应的左/
右子帧时钟（ LRCLK ）和串行位时钟（SCLK） 。
主时钟频率可以被选择为256 ， 512 ，或768
次输入或输出采样率。输入和输出
把串口支持主模式LRCLK和SCLK
代所有串行模式，左对齐，我
2
S，右对齐，并
TDM为输出的串行端口。
MMODE_0/
MMODE_1/
MMODE_2
2
0
0
0
0
1
1
1
1
1
0
0
1
1
0
0
1
1
0
0
1
0
1
0
1
0
1
接口格式
串行端口都处于从属模式。
输出串口大师与768
f
S_OUT
.
输出串口大师512
f
S_OUT
.
输出串口大师与256
f
S_OUT
.
相合相模式
输入串口大师，768
f
S_IN
.
输入串口大师512
f
S_IN
.
输入串口与大师256
f
S_IN
.
–24–
REV 。一
