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摩托罗拉
半导体技术资料
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通过MCM72FB8ML / D
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256K X 72位BurstRAM
多芯片模块
在256K X 72多芯片模块采用四4M比特的同步快速静态RAM
目的是提供一个可破裂的，高性能，二级高速缓存的
的PowerPC 和其它高性能的微处理器。它是作为
256K字的每个72位。该器件集成了输入寄存器，输出稳压
存器（仅MCM72PB8ML ） ，一个2比特的地址计数器和高速SRAM的上
一个单片电路，减少零件在高速缓存中的数据RAM计数的应用
系统蒸发散。同步设计允许通过使用一个外部的精确周期控制
内部时钟（ K） 。的BiCMOS电路，降低了整体功耗
集成功能，提高可靠性。
地址（ SA） ，数据输入（ DQX ） ，并且除了输出所有的控制信号
使能（G）和线性脉冲串顺序（LBO ）的时钟（K）控制通过正性
边沿触发的同相寄存器。
连发可以与任何ADSP ADSC或输入引脚启动。随后爆
地址可以在内部产生（突发序列操作中的直链或
交错模式取决于LBO的状态），并控制由脉冲串
地址前进（ ADV ）输入引脚。
写周期是内部自定时的通过的上升沿发起
时钟（ K）的输入。这个特性消除了复杂的片写脉冲的产生
并且提供了用于输入信号增加的定时的灵活性。
同步字节写（ SBX ） ，全球同步写（ SGW ） ，和同步的
理性写使能（SW）被提供给允许写入任一单个字节或
到所有的字节。的8个字节被指定为“a”到“h”的。 SBa型控制DQA ，
SBB控制DQB等，如果所选的字节写入SBX单个字节写入
被认定与西南。所有字节写入如果任SGW断言或者全部SBX
和SW断言。
该模块可以被配置为以流水线或流通的SRAM 。
对于读周期，流水线SRAM的输出数据暂时由边沿存储
触发输出寄存器，然后被释放到输出缓冲器的下一次上升
时钟的边缘（K）。流通SRAM的输出允许简单地自由流动，从
存储器阵列。
多芯片模块可工作在3.3 V核心供电，所有输出
运行在一个独立的2.5 V或3.3 V电源。所有的输入和输出
JEDEC标准JESD8-5兼容。
3.3 V + 10 ％ ， - 5％的内核电源， 2.5 V或3.3 V的I / O电源
ADSP ， ADSC和ADV突发控制引脚
选管道或流通（速度保证在模块是
通过适当的型号购买）
可选的突发排序顺序（线性/交织）
单周期取消时序
内部自定时写周期
字节写和全局写控制
JEDEC BGA引脚分配
MCM72FB8ML
MCM72PB8ML
多芯片模块
PBGA
CASE 1103B -01
针A1
迹象
（角无
基准）
顶视图
针A1
底部视图
迹象
（角落（图纸不按比例）
基准）
在PowerPC是IBM公司，经许可使用的商标。
本文件包含的新产品信息。在此说明和信息，如有变更，恕不另行通知。
REV 1
7/30/97
摩托罗拉1997年公司
摩托罗拉快速SRAM
MCM72FB8ML
MCM72PB8ML
1
