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时钟/控制接口信号
TCLOCK （1： 0）
RClock （1： 0）
MasterClock
MasterOut
SYNCOUT
O
O
I
O
O
传输时钟
：两个相同的发送时钟是
建立系统的接口频率
接收时钟：
两个相同的接收estab-时钟
体中文系统接口频率
主时钟：
主时钟输入建立亲
处理器工作频率
主时钟输出：
主时钟输出对齐
MasterClock
同步时钟输出：
同步时钟输出
放必须通过在互连连接到SYNCIN
NECT的车型MasterOut之间的互连，
TCLOCK ， RClock ，外部代理。
同步时钟：
同步时钟输入
I / O输出：
输出压摆率控制的反馈回路输出
放。必须通过延迟回路连接到IOIn
该模型以一个从处理器的I / O路径
外部代理。
I / O输入：
输出压摆率控制的反馈回路输入
（见IOOut ）
故障：
处理器确认故障指示误
疆比较器的匹配输出
安静的Vcc为PLL ：
安静的Vcc为内相
锁相环
安静的Vss电压的PLL ：
安静的Vss电压内相
锁相环
状态：
一个8位的总线，用于指示当前操作
处理器的状态
VCC意义：
这是用于测试一个特殊的针和
表征。在这个引脚上的电压直接显示
的芯片上的Vcc的行为。
VSS感：
VssSense提供了一个独立的，直接连接
灰氟利昂片上Vss的节点到封装引脚，但不
附连到封装内的地平面。 VssSence
应连接到Vss的功能体系
设计。
SYNCIN
IOOut
I
O
IOIN
FAULT *
VCCP
VSSP
状态（ 7 ： 0 ）
VCCSENSE
I
O
I
I
O
I / O
VSSSENSE
I / O
6
SCD4430修订版A 96年11月18日
