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初步
引脚德网络nitions
名字
A
0
, A
1
, A
BWA ， BWB
BWC ， BWD
GW
BWE
CLK
CE
1
CE
2[2]
CE
3[2]
I / O
输入 -
同步
输入 -
同步
输入 -
同步
输入 -
同步
输入 -
时钟
输入 -
同步
输入 -
同步
输入 -
同步
输入 -
异步
描述
CY7C1380D
CY7C1382D
用于选择的地址位置中的一个地址输入。
采样上升沿
如果ADSP ADSC或低电平有效的CLK和CE认证
1
，CE
2
和CE
3 [2]
采样活跃。
A 1： A 0被馈送到2位计数器..
字节写选择输入，低电平有效。
合格与BWE进行字节写入到
SRAM 。采样在CLK的上升沿。
全局写使能输入，低电平有效。
当在CLK ，一个上升沿置位低
全局写进行（所有字节写入，无论价值的BW
X
和BWE ） 。
字节写使能输入，低电平有效。
采样在CLK的上升沿。此信号必须
被拉低，进行字节写操作。
时钟输入。
用于捕获所有的同步输入到设备中。还用于增加
在ADV为低电平时，一阵操作过程中突发计数器。
芯片使能1输入，低电平有效。
采样在CLK的上升沿。配合使用
与CE
2
和CE
3
选择/取消选择该设备。如果CE ADSP被忽略
1
为高。
芯片使能2输入，高电平有效。
采样在CLK的上升沿。配合使用
与CE
1
和CE
3
选择/取消选择该设备。
芯片使能3输入，低电平有效。
采样在CLK的上升沿。配合使用
CE
1
和CE
2
选择/取消供AJ包version.Not连接device.Not
为BGA 。凡引用，CE
3
假定活跃在本文档中的BGA 。
输出使能，异步输入，低电平有效。
控制的I / O引脚的方向。
当低时， I / O引脚用作输出。当拉高高， I / O引脚为三态，
并作为输入数据引脚。 OE是在一个读周期的第一个时钟出现时掩蔽
从取消选择状态。
提前输入信号，采样CLK ，低电平有效的上升沿。
当断言，
它会自动增加一个突发周期的地址。
地址选通的处理器，采样CLK ，低电平有效的上升沿。
当
置为低，呈现给设备的地址被捕获在地址寄存器中。 A1 ：
A0也加载到爆计数器。当ADSP和ADSC都断言，只有
ADSP是公认的。 ASDP被忽略时， CE
1
被拉高高。
地址选通脉冲从控制器，采样CLK ，低电平有效的上升沿。
当
置为低，呈现给设备的地址被捕获在地址寄存器中。 A1 ：
A0也加载到爆计数器。当ADSP和ADSC都断言，只有
ADSP是公认的。
ZZ “休眠”输入，高电平有效。
当一个置为高电平时，器件的非时间关键
“休眠”状态与数据的完整性保护。正常工作时，该引脚为低电平
或悬空。 ZZ引脚具有内部上拉下来。
双向数据I / O线。
作为输入，它们馈入，则触发芯片上的数据寄存器
由CLK的上升沿。作为输出，它们提供包含在存储位置中的数据
通过在读周期的前一个时钟的上升呈现的地址指定。该
销方向由OE控制。当OE是低电平时，引脚用作
输出。高电平时， DQS和DQP
X
被放置在一个三态条件。
电源输入到该装置的核心。
地面的装置的核心。
地面的I / O电路。
选择爆秩序。
当连接到GND选择线性突发序列。当连接到V
DD
or
悬空选择交错突发序列。这是一个带针，并应保持不变
在设备的操作。模式引脚有一个内部上拉电阻。
OE
ADV
ADSP
输入 -
同步
输入 -
同步
ADSC
输入 -
同步
ZZ
输入 -
异步
I / O-
同步
的DQ ， DQP
X
V
DD
V
SS
V
SSQ
V
DDQ
模式
电源
地
I / O接地
输入 -
STATIC
I / O电源
电源为I / O电路。
TDO
JTAG串行输出
串行数据输出到JTAG电路。
提供在TCK的下降沿数据。如果JTAG
同步功能没有被使用，该引脚应断开。该引脚上没有TQFP
包。
JTAG串行输入
串行数据，在到JTAG电路。
采样于TCK的上升沿。如果JTAG功能
同步没有被利用，该引脚可断开或连接到V
DD
。该引脚不可用
在TQFP封装。
TDI
文件编号： 38-05543修订版**
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