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爱普生研究与发展
温哥华设计中心
7.3 CPU接口时序
7.3.1通用总线直接/与WAIT ＃时序间接界面
t1
CS ＃
t2
AB [15 ：0]的
t13
t14
WR ＃ ， RD ＃
t3
WAIT ＃
t4
DB [ 7：0] （写）
t5
DB [ 7：0] （读取）
t12
有效
t6
t7
t15
t16
t8
t9
t11
t10
有效
图7-3通用总线直接/与WAIT ＃时序间接界面
S1D13700
X42A-A-001-00
修订版1.0
硬件功能规范
发行日期： 2004年1月6日
