初步信息
ICS570B
乘法器和零延迟缓冲器
8
7
6
5
CLK/2
CLK
S0
FBIN
引脚分配
S1
VDD
GND
ICLK
1
2
3
4
8引脚150密耳SOIC
时钟乘法器解码表
（按显示金额乘以输入时钟）
S1
#1
0
0
0
M
M
M
1
1
1
S0
#6
0
M
1
0
M
1
0
M
1
FBIN从CLK FBIN从CLK / 2
CLK
CLK/2
CLK
CLK/2
针＃ 7 ＃引脚8针＃ 7针＃ 8
电源关闭和三态
x3
x1.5
x6
x3
x4
x2
x8
x4
x8
x4
x16
x8
x6
x3
x12
x6
x10
x5
x20
x10
x1
÷2
x2
x1
x16
x8
x32
x16
x2
x1
x4
x2
25℃ ICLK输入范围
从CLK的FB / 2 *
（ 3.3V ，兆赫）
-
2.5至25
2.5 19
2.5 9.5
2.5至12.5
2.5到7.5
5-75
2.5 5中
2.5至37.5
85°C ICLK输入范围
从CLK的FB / 2 *
（ 3.3V ，兆赫）
-
3至25
2.5 19
2.5 9.5
2.5至12.5
2.5到7.5
8 75
2.5 5中
4.5至37.5
0 =直接连接到地。
M =悬空（自偏置至VDD / 2 ） 。
1 =直接连接到VDD 。
*输入范围CLK反馈两倍的CLK / 2 。
引脚说明
数
1
2
3
4
5
6
7
8
名字
S1
VDD
GND
ICLK
FBIN
S0
CLK
CLK/2
TYPE
I
P
P
CI
CI
I
O
O
描述
选择1的输出时钟。连接至GND ， VDD或每解码表漂浮。
连接到+ 3.3V 。
连接到地面。
参考时钟输入。
反馈时钟输入。
选择0输出时钟。连接至GND ， VDD或每解码表漂浮。
每桌上面的时钟输出。
根据表上面的时钟输出。低偏移除以2的第7针时钟。
关键字： CI =时钟输入， I =输入， O =输出， P =电源连接
外部元件
该ICS570B需要一个0.01 μF去耦电容被连接VDD和GND之间。它必须是
连接靠近ICS570B以减少引线电感。无需外接电源滤波为此需要
装置。 A 27
串联端接电阻可以用来一个接一个输出引脚。
MDS 570B一
2
修订版053001
集成电路系统公司。 525赛街圣何塞 CA 95126 （ 408 ） 295-9800tel www.icst.com
