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1CY7C1046B
CY7C1046B
1M ×4静态RAM
特点
高速
— t
AA
= 12 ns的
低有功功率
- 935毫瓦（最大）
CMOS低待机功耗（L版）
- 2.75毫瓦（最大）
2.0V数据保留（ 400
W
在2.0V保留）
自动断电时取消
TTL兼容的输入和输出
易于内存扩展CE和OE特点
低输出使能（ OE ）和三态驱动器。写
该装置通过利用芯片使能（CE）来实现，并
写使能（ WE）输入低电平。在四个I / O引脚上的数据（I / O
0
通过I / O
3
）然后被写入到所指定的位置的
地址引脚（A
0
至A
19
).
从设备读通过取芯片完成
使能（ CE）和输出使能（ OE ）为低，同时迫使写
使能（ WE） HIGH 。根据这些条件下，内容
由地址引脚指定的存储位置将出现
在I / O引脚。
四个输入/输出管脚（ I / O的
0
通过I / O
3
）被放置在一个
高阻抗设备时，取消选择状态（ CE
HIGH ）时，输出被禁用（ OE为高电平） ，或写在
操作（ CE低， WE LOW ） 。
该CY7C1046B可在一个标准的400密耳宽
32引脚SOJ封装中心的电源和地（ revolution-
元）的引脚排列。
功能说明
该CY7C1046B是一个高性能的CMOS静态RAM或 -
4位ganized为1,048,576字。容易记忆expan-
锡永由低电平有效芯片提供使能（ CE）的活性
逻辑框图
引脚配置
SOJ
顶视图
A
0
A
1
A
2
A
3
A
4
CE
I / O
0
V
CC
GND
I / O
1
WE
A
5
A
6
A
7
A
8
A
9
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
32
31
30
29
28
27
26
25
24
23
22
21
20
19
18
17
A
19
A
18
A
17
A
16
A
15
OE
I / O
3
GND
V
CC
I / O
2
A
14
A
13
A
12
A
11
A
10
NC
A
0
A
1
A
2
A
3
A
4
A
5
A
6
A
7
A
8
A
9
A
10
输入缓冲器
行解码器
I / O
0
检测放大器
1M ×4
ARRAY
I / O
1
I / O
2
I / O
3
1046B–2
CE
WE
COLUMN
解码器
动力
下
A
11
A
12
A
13
A
14
A
15
A
16
A
17
A
18
A
19
OE
1046B–1
选购指南
7C1046B-12
最大访问时间（纳秒）
最大工作电流（mA ）
最大的CMOS待机
电流（mA ）
阴影区域包含预览。
7C1046B-15
15
150
8
0.5
7C1046B-20
20
130
8
0.5
12
170
Com'l
L型
8
0.5
赛普拉斯半导体公司
3901北一街
圣荷西
CA 95134
408-943-2600
2001年5月24日
