C161S
时序特性
表18
解复用总线（标准电源电压范围）
（适用的工作条件）
ALE周期= 4 TCL + 2
t
A
+
t
C
+
t
F
（ 80纳秒的无等待状态25 MHz的CPU时钟）
参数
符号
马克斯。 CPU时钟变CPU时钟单元
= 25 MHz的
1 / 2TCL = 1至25兆赫
分钟。
ALE的时候
地址设置到ALE
ALE下降沿到RD ，
WR （与RW延迟）
ALE下降沿到RD ，
WR （无RW延迟）
RD ， WR低电平时间
（与RW延迟）
RD ， WR低电平时间
（无RW延迟）
RD有效数据中
（与RW延迟）
RD有效数据中
（无RW延迟）
ALE低到有效数据中
地址中的有效数据
RD后的数据保持
上升沿
马克斯。
–
–
–
分钟。
TCL - 10
+
t
A
TCL - 16
+
t
A
TCL - 10
+
t
A
-10
+
t
A
马克斯。
–
–
–
–
ns
ns
ns
ns
ns
ns
t
5
t
6
t
8
t
9
t
12
t
13
t
14
t
15
t
16
t
17
t
18
CC 10 +
t
A
CC 4 +
t
A
CC 10 +
t
A
CC -10 +
t
A
–
CC 30 +
t
C
CC 50 +
t
C
SR =
SR =
SR =
SR =
SR 0
SR =
–
–
20 +
t
C
40 +
t
C
40 +
t
A
+
t
C
50 +
2
t
A
+
t
C
–
2TCL - 10 -
+
t
C
3TCL - 10 -
+
t
C
–
–
–
–
0
2TCL - 20纳秒
+
t
C
3TCL - 20纳秒
+
t
C
3TCL - 20纳秒
+
t
A
+
t
C
4TCL - 30纳秒
+ 2
t
A
+
t
C
–
ns
RD后的数据上升浮
t
20
边缘（与RW延迟
1)
)
RD后的数据上升浮
t
21
边缘（无RW延迟
1)
)
数据有效到WR
26 +
–
2
t
A
+
t
F1)
10 +
–
2
t
A
+
t
F1)
–
2TCL - 14纳秒
+ 22
t
A
+
t
F1)
TCL - 10
+ 22
t
A
+
t
F1)
ns
SR =
t
22
CC 20 +
t
C
2TCL - 20 -
+
t
C
ns
数据表
60
V1.0, 2003-11
