初步的技术数据
AD7667
引脚配置
48引脚LQFP
(ST-48)
PDBUF
PDREF
REFBUFIN
温度
NC
IN
NC
NC
NC
AGND
1
AVDD
2
NC
BYTESWAP
OB/2C
经
冲动
SER / PAR
D0
D1
D2/SCLK0
D3/SCLK1
3
4
5
6
7
8
9
10
11
12
13 14 15 16 17 18 19 20 21 22 23 24
48 47 46 45 44 43 42 41 40 39 38 37
销1
识别码
36
AGND
35
CNVST
34
PD
33
RESET
32
CS
31
RD
30
DGND
29
忙
28
D15
27
D14
26
D13
25
D12
AD7667
顶视图
（不按比例）
D4/EXT/INT
D5/INVSYNC
D6/INVSCLK
D7/RDC/SDIN
OGND
OVDD
DVDD
DGND
D8/SDOUT
引脚功能描述
PIN号
1
2
3, 40–42,
44
4
助记符
AGND
AVDD
NC
BYTESWAP
TYPE
P
P
描述
模拟电源接地引脚
输入模拟电源引脚。名义上5 V.
无连接
并行模式选择（ 8/16位） 。当低电平时， LSB通过D输出[ 7 ： 0 ]和
MSB是D输出的[15 ： 8 ] 。高电平时， LSB通过D输出[15 ： 8 ]和MSB
通过D输出[ 7 ： 0 ] 。
标准二进制/二进制补码。当OB / 2C为高电平时，数字输出是
直接二进制;低电平时， MSB被倒置导致了2的补码输出
其内部移位寄存器中。
模式选择。当HIGH和LOW IMPULSE ，该输入选择最快的方式，
最大吞吐量是可以实现的，并且最小的转化率，必须应用
为了保证完全指定的精度。当低速，全速精度保持
独立的最低转化率。
模式选择。当HIGH和LOW WARP ，该输入选择低功耗模式。
在这种模式中，功耗是大约正比于采样速率。
串行/并行选择输入。当低，并行端口被选中;高电平时，
串行接口模式被选择，并且数据总线的某些位被用作一个串行端口。
位0和位的并行端口数据输出总线1 。当SER / PAR为高，这些
输出为高阻态。
当SER / PAR为低，这些输出作为第2位和并行端口的3
数据输出总线。当SER / PAR为高电平， EXT / INT低， RDC / SDIN是
低，这是串行主后读取转换，这些输入，串行口的一部分，是
需要时可以使用内部串行时钟，钟表的数据输出到减速。在
其它串行MOES ，不使用这些引脚
当SER / PAR为低，此输出用作并行端口数据输出4
总线。
当SER / PAR为高电平时，此输入，串行端口的一部分，作为一个数字选择输入
可供选择的内部或外部的数据时钟。与EXT / INT连接到低电平，内部
时钟选择在SCLK输出。与EXT / INT设定为逻辑高电平时，输出数据是顺
chronized到连接到SCLK输入的外部时钟信号。
当SER / PAR为低，此输出用作并行端口数据输出5
总线。
当SER / PAR为高电平时，此输入，串行端口的一部分，用于选择激活的
–6–
REV 。 A蛋白
DI
5
OB/2C
DI
6
经
DI
7
8
9,10
11,12
冲动
SER / PAR
DATA [ 0：1]
DATA [ 2 ：3]或
DIVSCLK [0：1 ]
DI
DI
DI
DI / O
13
DATA[4]
或EXT / INT
DI / O
14
DATA[5]
INVSYNC或
DI / O
D9/SCLK
D10/SYNC
D11/RDERROR
NC =无连接
INGND
REFGND
REF
