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计时
测试条件：所有引脚上的容性负载= 50 pF的。
表17 。
外部IDE 16位总线周期 - 数据读取AC时序
V
DD
= 2.7 3.3 V ，T
A
= -40+ 85°C
可变时钟
标准模式
符号
T
CLCL
T
LHLL
T
AVLL
T
LLAX
T
LLRL
T
RLRH
T
RHLH
T
AVDV
T
AVRL
T
RLDV
T
RLAZ
T
RHDX
T
RHDZ
参数
时钟周期
ALE脉冲宽度
地址有效到ALE低
地址保持ALE低后
ALE低到RD低
RD脉冲宽度
RD高到ALE高
地址有效到的有效数据
地址有效到RD低
RD低到有效数据
RD低到地址浮
数据保持RD高后
指令浮RD高后
0
2·T
CLCL
-25
4·T
CLCL
-30
5·T
CLCL
-30
0
0
T
CLCL
-25
民
50
2·T
CLCL
-15
T
CLCL
-20
T
CLCL
-20
3·T
CLCL
-30
6·T
CLCL
-25
T
CLCL
-20
T
CLCL
+20
9·T
CLCL
-65
2·T
CLCL
-30
2.5·T
CLCL
-30
0
最大
可变时钟
X2模式
民
50
T
CLCL
-15
0.5·T
CLCL
-20
0.5·T
CLCL
-20
1.5·T
CLCL
-30
3·T
CLCL
-25
0.5·T
CLCL
-20
0.5·T
CLCL
+2
0
4.5·T
CLCL
-65
最大
单位
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
表18 。
外部IDE 16位总线周期 - 数据写AC时序
V
DD
= 2.7 3.3 V ，T
A
= -40+ 85°C
可变时钟
标准模式
符号
T
CLCL
T
LHLL
T
AVLL
T
LLAX
T
LLWL
T
WLWH
T
WHLH
T
AVWL
T
QVWH
T
WHQX
参数
时钟周期
ALE脉冲宽度
地址有效到ALE低
地址保持ALE低后
ALE低到WR低
WR脉冲宽度
WR高到ALE高
地址有效到WR低
数据有效到WR高
WR高后数据保持
民
50
2·T
CLCL
-15
T
CLCL
-20
T
CLCL
-20
3·T
CLCL
-30
6·T
CLCL
-25
T
CLCL
-20
4·T
CLCL
-30
7·T
CLCL
-20
T
CLCL
-15
T
CLCL
+20
最大
可变时钟
X2模式
民
50
T
CLCL
-15
0.5·T
CLCL
-20
0.5·T
CLCL
-20
1.5·T
CLCL
-30
3·T
CLCL
-25
0.5·T
CLCL
-20
2·T
CLCL
-30
3.5·T
CLCL
-20
0.5·T
CLCL
-15
0.5·T
CLCL
+2
0
最大
单位
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
194
AT8xC51SND1C
4109HS–8051–01/05
