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SDRAM （ Rev.1.01 ）
单数据速率
七月'01
三菱的LSI
M2V56S20 /四十分之三十〇三磷酸腺苷-5，-6 ，-7
256M同步DRAM
引脚功能
CLK
输入
主时钟：所有其他输入参考CLK的上升沿。
CKE
输入
时钟使能： CKE控制的内部时钟。当CKE为低电平时，内部
时钟的下一个周期就停止。 CKE也可以用来选择自动
/自刷新。之后，开始自刷新模式时， CKE变
异步输入。只要CKE是低自刷新保持。
芯片选择：当/ CS为高电平时，任何命令指无操作
/ CS
输入
/ RAS ， / CAS ， / WE
输入
的RAS /组合， / CAS ， /我们定义了基本的命令。
A0-12与BA0,1一起指定行/列地址。
该行地址是通过A0-12指定。列地址
通过A0-9,11规定。 A10也被用于指示预充电选项。
当A10是高在一个读/写命令时，自动预充电是
进行。当A10为高电平时预充电命令，所有银行都
预充电。
银行地址： BA0,1指定了4个库到一个命令
被施加。 BA0,1必须ACT ， PRE ，读来设置，WRITE
命令。
A0-12
输入
BA0,1
输入
DQ0-15
输入/输出数据输入和数据输出被引用到CLK的上升沿。
DQM
DQMU / L
输入
嚣面膜/输出禁止：当DQMU / L是高突发写入，DIN为
当前周期被屏蔽。当DQMU / L为高，突发读取， Dout的
在下一但一个周期被禁止。
VDD ， VSS
供电电源为内存阵列和外围电路。
VDDQ ， VSSQ
输入电源VDDQ和VSSQ被提供给唯一的输出缓冲器。
三菱电机
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