SX48BD/SX52BD
3.0
端口说明
口B还支持片上差分比较器。
端口RB1和RB2是比较消极
积极的投入，分别为，而端口RB0是的COM
器的输出引脚。端口B也支持多输入
在所有八个引脚唤醒功能。
端口B和端口C还支持多功能定时器
T1和T2。 RB4和RB5是T1捕捉输入， RB6
是T1的PWM输出，而RB7是T1的外部事件
计数器输入。同样， RC0和RC1是T2捕捉
输入， RC2是T2 PWM输出，并且RC3是T2
外部事件计数器输入。
图3-1显示了内部硬件结构和
配置寄存器的端口A.图3-2各引脚
显示了相同的端口B ， C，D或E.每个引脚
该器件包含通过5个8位I / O端口（端口A
端口E ） 。端口A为对称的驱动能力。在
该器件的48引脚版本，端口A只有四个引脚
而不是8 。不可用的引脚拉高。
每个端口有四个相关联的8位寄存器（方向，
数据显示， TTL / CMOS选择，和上拉使能）和config-
URE每个端口引脚为高阻输入或输出，选择TTL或
的CMOS电压电平，并且使能/禁止弱
上拉电阻。寄存器的至少显著位
对应于所述至少显著端口引脚。访问
这些配置寄存器，一个合适的值必须
被写入到模式寄存器中。
在上电时，这些寄存器中的所有位都被初始化为
“1”.
相关的寄存器允许对每个端口位是indi-
在软件控制下vidually所示配置
如下：
表3-1 。端口配置
数据方向
注册：
RA ， RB ， RC ， RD ，
RE
0
产量
1
高阻
输入
TTL / CMOS
选择寄存器：
LVL_A ， LVL_B ，
LVL_C ， LVL_D ，
LVL_E
0
CMOS
1
TTL
上拉使
注册：
PLP_A ， PLP_B ，
PLP_C ， PLP_D ，
PLP_E
0
1
启用禁用
3.1
读取和写入端口
五个端口存储器映射到数据存储
地址空间。到CPU ，五个端口可用
为RA ， RB ， RC ，RD和RE文件寄存器的数据
内存地址通过09H ， 05H分别。令状
荷兰国际集团到端口数据寄存器设置的电压电平
已配置到相应的端口引脚
操作为输出。读取数据寄存器读
无论是相应的端口引脚上的电压电平或
中包含的端口数据寄存器根据数据
包含在T2CNTB寄存器的状态PORTRD位
之三。
端口B，C ， D和E具有其他相关的寄存器
（施密特触发器使能寄存器ST_B和ST_C ）到
启用或禁用每个施密特触发器功能
各个端口引脚用作表如下所示。
表3-2 。施密特触发器选择
施密特触发器使能寄存器： ST_B ， ST_C ， ST_D ，
ST_E
0
启用
1
关闭
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