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CY7C1366B
CY7C1367B
9 -MB （ 256K ×36 / 512K ×18 ）流水线DCD同步SRAM
特点
支持总线运行在高达225 MHz的
可用的速度等级是225 ， 200和166 MHz的
注册的输入和输出的流水线操作
最佳性能（双循环取消选择）
- 深度扩展无等待状态
3.3V -5 ％到+ 10 ％核心供电（V
DD
)
2.5V / 3.3V的I / O操作
快速时钟到输出时间
—
2.8纳秒（ 225 - MHz器件）
- 3.0纳秒（ 200 - MHz器件）
- 3.5纳秒（ 166 - MHz器件）
提供高性能3-1-1-1接入速率
用户可选的突发计数器支持Intel
奔腾
交错式或线性突发序列
独立的处理器和控制器地址选通
同步自定时写
异步输出使能
在提供的JEDEC标准的100引脚TQFP ， 119球BGA
和165球FBGA封装
IEEE 1149.1 JTAG兼容的边界扫描
“ZZ”睡眠模式选项
功能说明
[1]
该CY7C1366B / CY7C1367B SRAM集成了262,144 ×36
和524,288 ×18的SRAM单元有先进的同步
外围电路和一个2位计数器，对内部突发
操作。所有同步输入是通过寄存器门
由一个正沿触发时钟输入（CLK）控制的。该
同步输入包括所有地址，所有的数据输入，
地址流水线芯片使能（ CE
1
） ，深度扩展芯片
启用（ CE
2
和CE
3[2]
） ，突发控制输入（ ADSC ， ADSP ，
和ADV ） ，写入启用（ BW
X
和BWE ）和全局写
（GW） 。异步输入包括输出使能（ OE ）
和ZZ引脚。
地址和芯片使注册在上升沿
时钟时，无论是地址选通处理器（ ADSP ）或
地址选通脉冲控制器（ ADSC ）是活动的。随后
猝发地址可以内部产生由作为控制
前进针（ ADV ） 。
地址，数据输入，并写入控制记录片
启动自定时写cycle.This部分支持字节写
行动（见引脚说明和真值表进行进一步
详细说明） 。写周期可一到四个字节宽
由字节写控制输入进行控制。 GW低电平有效
导致要写入的所有字节。该器件集成了一个
额外的流水线使能寄存器该延迟关闭
输出缓冲器的附加周期，当取消选择是
executed.This功能允许深度扩展，而不penal-
定义了系统性能。
该CY7C1366B / CY7C1367B从+ 3.3V的核心运行
电源同时所有输出与+ 3.3V或+ 2.5V工作
供应量。所有输入和输出都符合JEDEC标准
JESD8-5-compatible.
选购指南
225兆赫
最大访问时间
最大工作电流
最大的CMOS待机电流
2.8
250
30
200兆赫
3.0
220
30
166兆赫
3.5
180
30
单位
ns
mA
mA
阴影区域包含预览。请联系您当地的赛普拉斯销售代表对这些部件的可用性。
注意事项：
1.对于最佳实践的建议，请参阅赛普拉斯应用笔记
系统设计指南
在www.cypress.com 。
2. CE
3
对于TQFP只有165 FBGA封装。 119 BGA仅在2芯片使能提供。
赛普拉斯半导体公司
文件编号： 38-05096牧师* B
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2004年2月23日
