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V437464Q24V
写入电子
2
在模块亲PROM设备
使用串行存在检测duction协议（I
2
C
同步2线总线）
串行存在检测存储设备 -
2
PROM - 组装到模块。信息
E
化有关模块的配置，速度等是
CILETIV LESOM
0
1
2
3
4
内存类型
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
CS潜伏期
WE潜伏期
24
25
26
27
串行存在检测信息
SPD-表模块：
字节Num-
BER
函数来描述
SPD的字节数
在串行PD总字节
十六进制值
SPD项值
128
256
SDRAM
13
11
-75PC
80
08
04
0D
0B
-75
80
08
04
0D
0B
-10PC
80
08
04
0D
0B
行地址的数目（不包括BS比特）
列地址数（ X4
SDRAM ）
DIMM银行数量
模块数据宽度
模块的数据宽度（续）
模块接口电平
SDRAM的周期时间在CL = 3
从时钟在CL = 3 SDRAM存取时间
DIMM配置（错误的Det /科尔。 ）
刷新率/类型
SDRAM宽度，主
错误检查SDRAM的数据宽度
最小时钟延迟从背靠背
随机列地址
突发长度支持
SDRAM银行数量
支持CAS潜伏期
1
72
0
LVTTL
7.5ns / 10.0纳秒
5.4 / 6.0纳秒
ECC
自刷新， 15.8μs
x4
x4
t
CCD
= 1 CLK
1, 2, 4, 8
4
CL = 2,3
CS延迟= 0
WL = 0
非缓冲/非注册
VCC TOL ±10 ％
7.5纳秒/ 10.0纳秒
01
48
00
01
75
54
02
80
04
04
01
01
48
00
01
75
54
02
80
04
04
01
01
48
00
01
A0
60
02
80
04
04
01
0F
04
06
01
01
00
0E
75
0F
04
06
01
01
00
0E
A0
0F
04
06
01
01
00
0E
A0
SDRAM DIMM模块属性
SDRAM的设备属性：一般
最小时钟周期时间CAS延时
=2
最大数据存取时间从时钟为
CL = 2
最小时钟周期时间在CL = 1
最大数据存取时间从时钟在
CL = 1
最小行预充电时间
5.4纳秒/ 6.0纳秒
54
60
60
不支持
不支持
00
00
00
00
00
00
15纳秒/ 20纳秒
0F
14
14
V437464Q24V 1.0版2002年1月
5
