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CY7C1361B
CY7C1363B
9兆位（ 256K ×36 / 512K ×18 ）
流通SRAM
特点
支持133 - MHz的总线操作
256K X 36 / 512K ×18个通用I / O
3.3V -5 ％到+ 10 ％核心供电（V
DD
)
2.5V或3.3V的I / O电压（V
DDQ
)
快时钟到输出时间
- 6.5纳秒（ 133 - MHz的版本）
- 7.5纳秒（ 117 - MHz的版本）
- 8.5纳秒（ 100 - MHz的版本）
提供高性能2-1-1-1接入速率
用户可选的突发计数器支持Intel
奔腾
交错式或线性突发序列
独立的处理器和控制器地址选通
同步自定时写
异步输出使能
在提供JEDEC标准的100引脚TQFP ， 119球BGA
和165球FBGA封装
- 两个2和3芯片使能为TQFP选项
功能说明
[1]
该CY7C1361B / CY7C1363B是3.3V ， 256K ×36和512K
通过静态存储器，分别为×18流同步
设计的高速微处理器与接口
最小的胶合逻辑。从时钟的上升最高的访问延迟
6.5纳秒（ 133 - MHz的版本） 。 2位芯片计数器捕获
在一个脉冲串的第一个地址，并递增地址automati-
对于美云的突发访问的其余部分。所有同步输入
通过用正边沿触发的控制寄存器被选通
时钟输入（ CLK ） 。同步输入包括所有
地址，所有的数据输入，地址流水线芯片使能
（ CE
1
） ，深度扩展芯片启用（ CE
2
和CE
3[2]
） ，突发
控制输入（ ADSC ， ADSP和ADV ） ，写入启用（ BW
x
,
和BWE ）和全局写（ GW ） 。异步输入
包括输出使能（ OE ）和ZZ引脚。
该CY7C1361B / CY7C1363B允许使用或交错
线性脉冲串的序列，由MODE输入管脚选择。一
高选择交错突发序列，而低
选择一个线性突发序列。突发访问能
与处理器地址选通（ ADSP ）或启动
高速缓存控制器地址选通（ ADSC ）的投入。地址
进步是由地址进展控制
（ ADV ）的输入。
地址和芯片使注册在上升沿
时钟时，无论是地址选通处理器（ ADSP ）或
地址选通脉冲控制器（ ADSC ）是活动的。随后
猝发地址可以内部产生由作为控制
前进针（ ADV ） 。
该CY7C1361B / CY7C1363B从+ 3.3V的核心运行
而所有输出可与任何一个+2.5操作电源
或+ 3.3V供电。所有输入和输出都符合JEDEC标准
JESD8-5-compatible.
用于BGA和FBGA封装JTAG边界扫描
“ZZ”睡眠模式选项
选购指南
133兆赫
最大访问时间
最大工作电流
最大的CMOS待机电流
6.5
250
30
117兆赫
7.5
220
30
100兆赫
8.5
180
30
单位
ns
mA
mA
注意事项：
1.对于最佳实践的建议，请参阅赛普拉斯应用笔记
系统设计指南
在www.cypress.com 。
2. CE
3
是一个版本TQFP （3芯片启用选项），只有165 FBGA封装。 119 BGA仅在2芯片使能提供。
赛普拉斯半导体公司
文件编号： 38-05302牧师* B
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2004年4月20日
