位置：首页 > IC型号导航 > 首字符C型号页 > 首字符C的型号第954页 > CY7C1361B-133AJC > CY7C1361B-133AJC PDF资料 > CY7C1361B-133AJC PDF资料1第10页
CY7C1361B
CY7C1363B
CY7C1363B ：引脚定义
（续）
名字
BW
A,
BW
B
TQFP
(3-Chip
启用）
93,94
TQFP
(2-Chip
启用）
93,94
BGA
(2-Chip
启用）
L5,G3
FBGA
(3-Chip
启用）
B5,A4
I / O
输入 -
同步
描述
字节写选择输入，低电平有效。
合格与BWE进行字节写操作
到SRAM中。采样的上升沿
CLK 。
全局写使能输入，低电平有效。
当上的上升沿置位低
CLK ，一个全球性的写操作进行的（所有字节
被写入，而不管这些值的上
BW
[A ： B]
和BWE ） 。
字节写使能输入，低电平有效。
采样在CLK的上升沿。这
信号必须被拉低进行
字节写。
时钟输入。
用于捕获所有
同步输入到该设备。还用
递增突发计数器时， ADV为
置为低电平，一阵操作过程中。
芯片使能1输入，低电平有效。
采样在CLK的上升沿。在使用
与CE联
2
和CE
3[2]
to
选择/取消选择该设备。 ADSP被忽略
如果CE
1
为高。
芯片使能2输入，高电平有效。
采样在CLK的上升沿。在使用
与CE联
1
和CE
3[2]
to
选择/取消选择该设备。
芯片使能3输入，低电平有效。
采样在CLK的上升沿。在使用
与CE联
1
和CE
2
to
选择/取消选择该设备。
GW
88
88
H4
B7
输入 -
同步
BWE
87
87
M4
A7
输入 -
同步
CLK
89
89
K4
B6
输入 -
时钟
CE
1
98
98
E4
A3
输入 -
同步
CE
2
97
97
B2
B3
输入 -
同步
CE
3[2]
92
–
–
A6
输入 -
同步
OE
86
86
F4
B8
输入 -
输出使能，异步输入，
异步
低电平有效。
控制的方向
I / O引脚。当低时， I / O引脚用作
输出。当拉高高， I / O引脚
有三态，并作为输入数据引脚。
中的读出的第一时钟参考被屏蔽
从取消循环出现时，
状态。
输入 -
同步
提前输入信号，采样到
上升CLK的边缘。
当断言，它
自动在一个递增地址
爆循环。
从处理器的地址选通，
采样在CLK的上升沿，
低电平有效。
当置为低电平，
提供给该装置的地址是
捕获在地址寄存器中。一
[1:0]
是
还装入串计数器。当
ADSP和ADSC都断言，只有
ADSP是公认的。 ASDP被忽略时，
CE
1
被拉高高。
ADV
83
83
G4
A9
ADSP
84
84
A4
B9
输入 -
同步
文件编号： 38-05302牧师* B
第10页34
