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TTSI2K32T
2048通道， 32 -公路时，时隙交换器
初步数据表
1999年2月
时序特性
（续）
表49.同步微处理器的接口时序
符号
t15
t16
t17
t18
t19
t20
t21
t22
t23
t24
t25
描述
CS安装瑞星PCLK边缘
从瑞星PCLK边缘CS保持
AS安装瑞星PCLK边缘
AS从瑞星PCLK边缘保持
R / W ， A [ 14-0 ]输入安装瑞星PCLK边缘
D [ 7-0 ]输入安装瑞星PCLK边缘
从瑞星PCLK边缘R / W ， A [ 14-0 ]，D [ 7-0 ]输入保持
DT输出延迟从瑞星PCLK边缘（C
L
= 10 pF到50 pF的）
DT高阻抗掉落PCLK边缘（C
L
= 50 pF的）
D [ 7-0 ]输出延迟从瑞星PCLK边缘（C
L
= 50 pF的）
D [ 7-0 ]输出高，从瑞星PCLK边缘阻抗
(C
L
= 10 pF到50 pF的）
民
10*
0
6
0
0
0
0
2.6
—
—
4
最大
—
—
—
—
—
—
—
10
7
0
12
单位
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
* CS建立时间要求相对PCLK的可被编程为在第一或第二时钟的微处理器访问周期
采用CSV （第7位）一般命令寄存器中。
输入设置时间要求承担至少25 MHz的PCLK频率。对于频率慢于25 MHz时， D [ 7-0 ] propa-
gation延迟必须小于40纳秒从PCLK的上升沿的AS进行采样。
当数据由TSI中的同步读出周期驱动的，良好的数据DT被断言之前驱动。
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