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E
4.1.3
4.1.4
SMART 5 BOOT BLOCK Memory系列
的其控制输入的状态。通过举办
器件复位（ RP ＃连接到系统
电源良好）在上电/下的，无效的公交车
中电条件可以被屏蔽，
提供存储器保护的另一个水平。
4.2.1
RP ＃接到系统
RESET
待机功耗
当CE＃为逻辑高电平（V
IH
），以及
设备没有编程或擦除的存储器
进入待机模式，禁用多的
器件的电路和大幅降低功耗
消费。输出（ DQ
0
-DQ
15
或者DQ
0
-DQ
7
）是
置于高阻抗状态，独立的
在OE ＃信号的状态。当CE＃为逻辑电
在编程或擦除操作时，高电平
设备将继续执行该操作并
消耗相应的有功功率，直到
操作完成。
深度掉电模式
智能5引导块系列支持低
典型的我
CCD
在深度掉电模式下，果然
关闭所有电路以节省功耗。这个模式被激活
由RP ＃引脚，当它处于一个逻辑低电平（ GND
±
0.2 V ） 。注： BYTE ＃引脚必须处于CMOS水平
满足我
CCD
特定连接的阳离子。
在读模式下， RP ＃引脚变为低电平DE-
选择的存储器，并把输出驱动器在
一个高阻抗状态。恢复从深
掉电状态下，最少需要访问时间
的t
PHQV
。 RP ＃转换为V
IL
，或关闭电源
该设备将清除状态寄存器。
在一个编程或擦除操作， RP ＃去
低时间t
PLPH
将中止操作，但
位置的记忆内容将不再有效，
更多的时间必须得到满足。请参见3.1.5节
和
图15和表9中的额外
信息。
使用RP ＃正常在系统复位
使用自动程序的重要/擦除设备
因为该系统预计从闪存读取
内存出来时复位。如果CPU复位
没有发生闪存复位，适当的CPU
初始化将不会发生，因为闪光灯
内存可能比读阵列以外的模式。
英特尔的闪存允许适当的CPU
初始化在系统复位后通过连接
在RP ＃引脚连接到同一个RESET ＃信号复位
该系统的CPU。
4.3
4.3.1
电路板设计
电源去耦
快闪记忆体的开关特性要求
细心的去耦方法。系统设计
应考虑三个供电电流的问题：
待机电流水平（我
CCS
） ，有源电流电平
(I
CCR
） ，并坠落产生的瞬时峰值，
的CE＃上升沿。
瞬态电流大小取决于设备
输出'容性和感性负载。两线
控制和适当的去耦电容的选择
将抑制这些瞬态电压峰值。每
闪存设备应该有一个0.1 μF的陶瓷
电容器连接V之间
CC
和GND ，并
V之间
PP
和GND 。这些高频率，
固有的低电感电容应
放置在尽可能靠近到封装引线。
4.3.2
V
PP
微量元素对印刷电路
板
4.2
上电/下运行
该装置可以防止意外块
在电源转换擦除或编程。
电源排序不是必需的，所以无论是
V
PP
或V
CC
可以开机了第一位。崔默认
电后的读出模式，但该系统必须
降CE＃低或提出了一个地址，收到有效
在输出数据。
系统设计人员必须警惕假
当写入V
CC
电压高于V
LKO
和V
PP
是活动的。由于两个WE＃和CE ＃必须为低电平
命令写，要么开车信号， V
IH
将
禁止写入设备。此外，变更
内存可以成功完成后才会发生
的一个两步骤的命令序列。该装置是
也被禁止，直到RP ＃被带到V
IH
不管
在系统更新闪速存储器需要
特别考虑的V
PP
电源走线
通过在印刷电路板设计者。由于V
PP
引脚提供电流进行编程和
消去，它应该有相似的走线宽度和
布局的考虑给予V
CC
动力
电源走线。充足的V
PP
电源走线，和
去耦电容器放置在邻近于所述
成分，会降低尖峰和过冲。
25
超前信息
