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2005年7月
修订版0.2
表1 ：引脚配置
针＃
8,9
2
32
31
30
10
26,24,22,20,18,16,14,12
28
7,13,17,21,25,29
1
ASM5I9653A
引脚名称
PCLK ，
PCLK
FB_IN
VCO_SEL
绕行
PLL_EN
MR / OE
Q0-7
QFB
GND
VCC_PLL
I / O
输入
输入
输入
输入
输入
输入
产量
产量
供应
供应
TYPE
LVPECL
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
地
VCC
功能
PECL的基准时钟信号
PLL反馈信号输入，连接到QFB
工作频率范围选择
PLL输出分频旁路选择
PLL使能/禁止
输出启用/禁用（高阻态三态）和
器件复位
时钟输出
时钟输出PLL反馈，连接到FB_IN
负电源（ GND ）
PLL电源正极（模拟电源） 。这是
推荐使用外部RC滤波器的模拟
电源引脚VCC_PLL 。请参阅应用
一节
正电源的I / O和内核。所有的VCC引脚必须
被连接到正确的正电源
手术
无连接
11,15,19,23,27
3,4,5,6
VCC
NC
供应
-
VCC
-
表2 ：功能表
控制
PLL_EN
默认
1
0
与PLL测试模式旁路。参考
时钟（PCLK ）代替内部VCO
输出。 ASM5I9653A是完全静态的，没有
最小频率限制适用。所有相关的PLL
AC特点是不适用的。
与PLL和输出分频器测试模式
绕过。参考时钟（PCLK ）是直接
路由至输出。 ASM5I9653A是完全静态的
没有最小频率限制适用。所有PLL
相关的交流特性是不适用的。
VCO ÷ 1 （高频率范围） 。
FREF = fQ0-7 = 4 。 FVCO
1
选择的VCO输出
1
绕行
1
选择输出分频器。
VCO_SEL
1
VCO ÷ 2 （低输出范围） 。
FREF = fQ0-7 = 8 。 FVCO
输出禁用（高阻态），并
重置设备。在复位PLL
反馈回路是开放的。该VCO是依赖于它的
最低频率。复位的长度
脉冲应大于一个参考
时钟周期（ PCLK ） 。
MR / OE
0
输出启用（激活）
注： 1的PLL操作需要BYPASS = 1和PLL_EN = 1 。
3.3V 1 ： 8 LVCMOS PLL时钟发生器
注意：本文档中的信息如有更改，恕不另行通知。
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