位置：首页 > IC型号导航 > 首字符M型号页 > 首字符M的型号第2472页 > MPC755CRX400LE > MPC755CRX400LE PDF资料 > MPC755CRX400LE PDF资料2第13页
电气和热特性
4.2
AC电气特性
本节提供了交流电气特性的MPC755 。制造完成后，功能部件进行排序
按最大处理器，核心频率，如图
第4.2.1节“时钟交流规范， ”
并试验
是否符合AC规格的频率。处理器核心频率由总线确定
（ SYSCLK）频率与PLL_CFG [0：3 ]的设置信号。部分由最大的处理器核心出售
频率;看
第10条， “订购信息”。
4.2.1
时钟AC特定网络阳离子
表8.时钟AC时序规范
表8
提供时钟AC时序规范中定义
网络连接gure 3 。
在推荐工作条件（见
表3）
最大处理器，核心频率
特征
符号
300兆赫
民
处理器频率
VCO频率
系统时钟频率
系统时钟周期时间
系统时钟上升和下降时间
f
CORE
f
VCO
f
系统时钟
t
系统时钟
t
KR
, t
KF
t
KR
, t
KF
测量系统时钟占空比
OV
DD
/2
系统时钟抖动
内部PLL重新锁定时间
t
KHKL
/
t
系统时钟
200
400
25
10
—
—
40
—
—
最大
300
600
100
40
2.0
1.4
60
±150
100
350兆赫
民
200
400
25
10
—
—
40
—
—
最大
350
700
100
40
2.0
1.4
60
±150
100
400兆赫
民
200
400
25
10
—
—
40
—
—
最大
400
800
100
40
2.0
1.4
60
±150
100
兆赫
兆赫
兆赫
ns
ns
ns
%
ps
s
2
2
3
3, 4
3, 5
1
1
1
单位
笔记
注意事项：
1.
注意事项：
SYSCLK的频率和PLL_CFG [0：3 ]的设置必须被选择，使得所得到的系统时钟（总线）频率， CPU （核心）
频率和锁相环（VCO）的频率不超过各自的最大或最小工作频率。参考PLL_CFG [0：3 ]
在信号描述
第8.1节“ PLL配置
,”
为有效PLL_CFG [ 0 ： 3 ]的设置。
2.上升和下降时间测量是现在摆率来规定，而不是时间来考虑可选的I / O总线接口电平。
为1V / ns的最小压摆率相当于在0.4和2.4V时测得的2纳秒最大上升/下降时间（OV
DD
= 3.3V ）或上升/下降时间
为1ns ，在0.4和1.8伏测定（OV
DD
= 2.5 V).
3.定时通过设计和特性保证。
4，这表示总投入抖动的短期和长期相结合，并通过设计保证。
5.重新锁定时间由设计和特性保证。 PLL -重新锁定时间是后所需的PLL锁定的最大金额
稳定的V
DD
与系统时钟的上电复位序列期间达成。本规范也适用于当PLL已被禁用
随后在睡眠模式下重新启用。还要注意的是HRESET必须保持断言之后的至少255个总线时钟
上电复位序列中的PLL重新锁定时间。
MPC755 RISC微处理器硬件规格，版本6.1
飞思卡尔半导体公司
13
