ADC1175
应用信息
（续）
DS100092-17
图7.隔离数字电路的ADC时钟。
这是很好的做法，以保持ADC的时钟线越短
可能的，并且保持它远离任何其它信号。
其它信号可以引入抖动对时钟信号。
7.0常见的申请问题
驱动输入（模拟或数字）之外的功率
电源轨。
对于正确的操作，所有的输入不应该去
以上为50mV以下的接地引脚或为50mV以上的
电源引脚。超过上即使是短暂的依据，这些限制
可能会导致故障或运行不稳定。它并非罕见
高速数字电路（例如， 74F和74AC设备）到
展览冲了去多在地下一伏。
50Ω串联电阻的违规数字输入会
通常消除该问题。
应注意不要过载的输入
ADC1175 。这种做法可能会导致转换inaccura-
资本投资者入境计划，甚至设备损坏。
试图发送一个高容量数字数据总线。
更电容输出驱动器必须收取
每次转换，更多的数字瞬时电流
从DV需要
DD
和DGND 。这些大的充电电流
租金尖峰耦合到模拟部分，降低镝
动力学性能。缓冲中的数字数据输出（与
一个74ACQ541 ，例如）可能是必要的，如果数据
公交车被驱动的负载很重。动态性能
也可以通过添加47Ω串联电阻器在每个提升
数字输出，还原NO的能量耦合回
转换器输出引脚。
使用不适当的放大器来驱动模拟输入。
正如在第1.0节所述，电容见于在 -
把4 pF和11 pF的之间交替的时钟。这
动态电容是更难以驱动比是固定
电容，并应选择时，应考虑
驱动装置。该CLC409 ， CLC440 ， LM6152 ， LM6154 ，
LM6181和LM6182已被发现是优异的DE-
恶习驱动ADC1175模拟输入。
驱动V
RT
引脚或V
RB
引脚器件可
不是源或接收器通过所述梯所需的电流。
As
在2.0节中提到，应小心地看到，
任何驱动装置可以提供足够的电流入伏
RT
脚和吸收足够的电流从V
RB
引脚。如果这些引脚
没有驱动装置相比可以处理所需的电流
租金，这些基准销将不会稳定，从而导致重新
duction的动态性能。
使用的时钟源抖动过大，使用EX-
cessively长的时钟信号走线，或者有其他显
耦合到所述时钟信号跟踪良。
这将导致
采样时间间隔各不相同，从而导致过度的输出噪声
并且在SNR性能降低。简单的门与RC
时间普遍不足作为时钟源。
输入测试信号包含跨谐波失真
费雷什具有动态信噪比的测量
比。
谐波等干扰信号可以重新
通过在信号输入中插入一个过滤器移动。适当的过滤器
示于
图8
和
图9 。
的电路
图8
有大约5.5兆赫的截止和适于输入frequen-
1 MHz至5 MHz的资本投资者入境计划。的电路
图9
具有截止
约11兆赫和适合于5MHz的输入freqencies
到10兆赫。这些过滤器应该通过的发电机被驱动
75欧姆源阻抗和端接一个75欧姆
电阻器。
DS100092-18
图8. 5.5 MHz的低通滤波器消除谐波的信号输入。
DS100092-19
图9 11 MHz的低通滤波器，以消除谐波的信号输入。使用在5 MHz至10的输入频率
兆赫
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