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64MB ， 128MB ， 256MB无缓冲DIMM
AC运行试验条件
(V
DD
= 3.3V
±
0.3V ，T
A
= 0 70℃ ）
参数
交流输入电平（ VIH / VIL）
输入定时测量参考电平
输入上升和下降时间
输出定时测量参考电平
输出负载条件
价值
2.4/0.4
1.4
TR / TF = 1/1
1.4
SEE图。 2
SDRAM
单位
V
V
ns
V
3.3V
VTT = 1.4V
1200
产量
870
50pF
V
OH
（DC ）= 2.4V时，我
OH
= -2mA
V
OL
（ DC ）= 0.4V时，我
OL
= 2毫安
产量
Z0 = 50
50
50pF
（图1 ）直流输出负载电路
（图2 ） AC输出负载电路
经营AC参数
（交流工作条件，除非另有说明）
参数
行有效至行主动延迟
RAS到CAS延迟
行预充电时间
行活动时间
行周期时间
在过去的数据来行预充电
到主动延迟的最后一个数据
最后的数据到新的关口。地址的延迟
在最后的数据以突发停止
上校地址上校地址的延迟
的有效输出数据的数量
符号
t
RRD
（分钟）
t
RCD
（分钟）
t
RP
（分钟）
t
RAS
（分钟）
t
RAS
（最大）
t
RC
（分钟）
t
RDL
（分钟）
t
DAL
（分钟）
t
CDL
（分钟）
t
BDL
（分钟）
t
CCD
（分钟）
CAS延时= 3
CAS延时= 2
VERSION
7A
15
20
20
45
100
65
2
2 CLK + tRP的
1
1
1
2
1
ns
ns
ns
ns
us
ns
CLK
-
CLK
CLK
CLK
ea
1
2,5
5
2
2
3
4
1
1
1
1
单位
记
注意事项：
1.时钟周期的最小数目是通过分割与时钟周期时间需要的最短时间来确定
然后四舍五入到下一个较大整数。
2.最小的延迟才能完成写操作。
3.所有部件，使每一个周期的列地址的变化。
4.如遇行预充电中断，自动预充电和读取突发停止。
5.在100MHz至100MHz以下工作条件， TRDL = 1CLK和tDAL = 1CLK + 20ns的也支持。
三星建议TRDL = 2CLK和tDAL = 2CLK + tRP的。
修订版1.3 2004年5月
