飞思卡尔半导体公司
表9.总线控制信号
数
引脚
1
信号
名字
PS
信号
TYPE
产量
国家在
RESET
三态
信号说明
程序存储器选择-PS
被置为低电平的外部程序
存储器存取。
数据存储器选择-DS
被置为低电平外部数据存储器
访问。
写使能-WR
在外部存储器的写周期是断言。
当WR为低电平时，引脚D0 -D15成为输出和
设备把总线上的数据。当WR为无效高，
外部数据被锁存的外部设备内。当WR为
断言，它限定了A0 -A15 ， PS ， DS和引脚。 WR可以
直接连接到一个静态RAM的WE管脚。
读使能-RD
在外部存储器读周期被置位。
当RD为低电平时，引脚D0 -D15成为输入和一个
外部设备启用到设备上的数据总线。当RD
无效高电平时，外部数据被锁存的混合动力车内
控制器。当RD断言，它限定了A0 -A15 ， PS ， DS和
销。 RD可以直接连接到一个静态RAM的OE引脚或
只读存储器。
1
DS
产量
三态
1
WR
产量
三态
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1
RD
产量
三态
2.5中断和程序控制信号
表10.中断和程序控制信号
数
引脚
1
信号
名字
IRQA
信号
TYPE
输入
（施密特）
国家在
RESET
输入
信号说明
外部中断请求A-的
IRQA输入是
指示同步的外部中断请求
外部设备请求的服务。它可被编程
为电平敏感或负边沿触发。
外部中断请求B-的
IRQB输入是
指示外部设备的外部中断请求是
请求服务。它可被编程为被LEVEL-
敏感的或负沿触发。
1
IRQB
输入
（施密特）
输入
10
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56F803技术数据
