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CY7C1355B
CY7C1357B
CY7C1355B引脚定义
名字
A
0
, A
1
, A
TQFP
37,36,32,33,
34,35,44,45,
46,47,48,49,
50,81,82,83,
99,100
BGA
P4,N4,A2,
C2,R2,A3,
B3,C3,T3,
G4,T4,A5,
B5,C5,T5,
A6,C6,R6
FBGA
R6,P6,A2,
A9,A10,B2,
B10,P3,P4,
P8,P9,P10,
R3,R4,R8,
R9,R10,R11
B5,A5,A4,
B4
B7
I / O
输入 -
同步
描述
用地址输入选择256K之一
地址位置。
取样的上升沿
CLK 。一
[1:0]
被馈送到两比特串计数器。
BW
A
， BW
B
BW
C
， BW
D
WE
93,94,95,96 L5 ，G5 ，G3
L3
88
H4
输入 -
同步
输入 -
同步
输入 -
同步
字节写输入，低电平有效。
有资格给我们
行为写入SRAM中。取样的上升沿
的CLK 。
写使能输入，低电平有效。
的上升沿采样
CLK的边缘，如果CEN为低电平有效。此信号必须
置为低电平以启动写序列。
前进/负载输入。
用于推进片上AD-
打扮柜台或加载一个新的地址。当高（和
CEN为低电平）内部突发计数器AD-
vanced 。时为低，一个新的地址可以被装载到
该装置用于接入。被取消后， ADV / LD
应该被驱动为低，以装入新的地址。
时钟输入。
用于捕获所有的同步输入，
该设备。 CLK为合格与CEN 。 CLK只有recog-
的发布，如果CEN为低电平有效。
芯片使能1输入，低电平有效。
的上升沿采样
CLK的边缘。使用与CE联
2
和CE
3
to
选择/取消选择该设备。
芯片使能2输入，高电平有效。
的上升沿采样
CLK的边缘。使用与CE联
1
和CE
3
to
选择/取消选择该设备。
芯片使能3输入，低电平有效。
的上升沿采样
CLK的边缘。使用与CE联
1
和CE
2
to
选择/取消选择该设备。
ADV / LD
85
B4
A8
CLK
89
K4
B6
输入 -
时钟
输入 -
同步
输入 -
同步
输入 -
同步
CE
1
CE
2
98
E4
A3
97
B2
B3
CE
3
92
B6
A6
OE
86
F4
B8
输入 -
输出使能，异步输入，低电平有效。
异步结合DE-内同步逻辑块
副控制的I / O引脚的方向。当低，
在I / O引脚被允许表现为输出。当
拉高高， I / O引脚三态，并作为
输入数据引脚。的数据部分中的OE被屏蔽
出现在写入序列中，在第一时钟
从取消选择状态，当装置已经dese-
选中。
输入 -
同步
时钟使能输入，低电平有效。
当置为低电平
该时钟信号由SRAM识别。当被拉高
牢固插入高电平的时钟信号被屏蔽。由于deassert-
荷兰国际集团CEN不会取消选择该设备，岑可使用
在需要时扩展的前一周期。
CEN
87
M4
A7
ZZ
64
T7
H11
输入 -
ZZ “休眠”输入。
此高电平输入放置DE-
异步副在一个非时间关键的“休眠”状态与数据integ-
RITY保存。在正常运行期间，该引脚可
连接到V
SS
或悬空。
文件编号： 38-05117牧师* B
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