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初步
引脚德网络nitions
名字
A0, A1, A
BW
[A ： B]
WE
ADV / LD
I / O
输入 -
同步
输入 -
同步
输入 -
同步
输入 -
同步
描述
CY7C1352G
用于选择的256K地址位置中的一个地址输入。
取样在上升
在CLK的边缘。一
[1:0]
被馈送到两比特串计数器。
字节写输入，低电平有效。
合格与我们进行写入SRAM 。采样
在CLK的上升沿。
写使能输入，低电平有效。
采样CLK的上升沿，如果CEN为低电平有效。
此信号必须置为低电平启动写序列。
前进/负载输入。
用于推进的芯片上地址计数器或装入一个新的地址。
当高（和CEN为低电平）内部突发计数器前进。当低，
一个新的地址可以被装载到该装置用于接入。被取消后， ADV / LD
应该被驱动为低，以装入新的地址。
时钟输入。
用于捕获所有的同步输入到设备中。 CLK为合格与CEN 。
如果CEN为低电平有效CLK时，才能识别。
芯片使能1输入，低电平有效。
采样在CLK的上升沿。配合使用
与CE
2
和CE
3
选择/取消选择该设备。
芯片使能2输入，高电平有效。
采样在CLK的上升沿。配合使用
与CE
1
和CE
3
选择/取消选择该设备。
芯片使能3输入，低电平有效。
采样在CLK的上升沿。配合使用
与CE
1
和CE
2
选择/取消选择该设备。
输出使能，异步输入，低电平有效。
结合同步逻辑
阻挡装置内，以控制的I / O引脚的方向。当低时， DQ引脚
可以表现为输出。当拉高高， DQ引脚为三态，并作为输入法
数据引脚。写序列的数据部分期间OE被屏蔽，在第一个时钟时，
刚刚脱离取消选中状态，当设备被取消。
时钟使能输入，低电平有效。
当置位低电平的时钟信号被识别
SRAM 。当无效高电平的时钟信号被屏蔽。由于取消断言CEN不
取消选择该设备，岑可用于在需要时扩展的前一周期。
ZZ “休眠”输入。此高电平输入将器件置于一个非时间关键“休眠”
条件与数据的完整性保护。正常工作时，该引脚为低电平或左
浮动。 ZZ引脚具有内部上拉下来。
双向数据I / O线。
作为输入，它们馈入，则触发芯片上的数据寄存器
由CLK的上升沿。作为输出，它们提供包含在存储位置中的数据
在读周期的时钟的上升由地址指定。引脚的方向
通过OE和内部控制逻辑控制。当OE为低电平时，引脚可以表现
为输出。当HIGH ， DQ
s
和DQP
[A ： B]
被放置在一个三态条件。的输出是
写序列的数据部分中自动三态，在第一个时钟时，
出现从一个取消选定状态，并且当设备被取消选择，而不管该状态的
的OE 。
双向数据奇偶校验I / O线。
在功能上，这些信号是相同的DQ
s
。中
写序列， DQP
[A ： B]
通过控制体重
[A ： B]
水涨船高。
CLK
CE
1
CE
2
CE
3
OE
输入时钟
输入 -
同步
输入 -
同步
输入 -
同步
输入 -
异步
CEN
输入 -
同步
输入 -
异步
I / O-
同步
ZZ
的DQ
DQP
[A ： B]
模式
I / O-
同步
输入带引脚的输入模式。选择设备的脉冲串顺序。
当连接到GND选择线性突发序列。当连接到V
DD
或悬空选择
交错突发序列。
电源
地
电源输入到该装置的核心。
地面的装置。
未连接。
内部没有连接到芯片。
I / O电源
电源为I / O电路。
V
DD
V
DDQ
V
SS
NC
文件编号： 38-05514修订版**
第13 3
