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CY7C4421V/4201V/4211V/4221V
CY7C4231V/4241V/4251V
选购指南
CY7C42X1V-15
最大频率
最大访问时间
最小周期时间
最小数据或使建立
最小数据或保持启用
最大国旗延迟
有源电源电流
CY7C4421V
密度
64 x 9
广告
CY7C4201V
256 x 9
CY7C4211V
512 x 9
66.7
11
15
4
1
10
20
CY7C4221V
1K ×9
CY7C42X1V-25
40
15
25
6
1
15
20
CY7C4231V
2K ×9
CY7C42X1V-35
28.6
20
35
7
2
20
20
CY7C4241V
4K ×9
单位
兆赫
ns
ns
ns
ns
ns
mA
CY7C4251V
8K ×9
引脚德网络nitions
信号名称
D
08
Q
08
WEN1
描述
数据输入
数据输出
写使能1
I / O
I
O
I
数据输入9位的总线。
数据输出的9位总线。
唯一的写使能时，设备被配置为具有可编程的标志。
数据是写在WCLK的低到高的转变时WEN1被断言和FF是
HIGH 。如果FIFO被配置为具有两个写使能，数据被写在低到高的
WCLK过渡时WEN1为低和WEN2 / LD和FF都高。
如果高在复位时，该引脚作为第二个写使能。
如果低电平复位时，该
引脚作为一个控制写入或读取的可编程标志偏移。 WEN1必须
LOW和WEN2必须为高电平将数据写入FIFO中。数据将不被写入FIFO
如果FF低。如果FIFO被配置为具有可编程的标志， WEN2 / LD保持低
写入或读取的可编程标志偏移。
使设备的读操作。
上升沿时钟数据到FIFO时WEN1为LOW和WEN2 / LD为高
并且FIFO未满。
当LD被断言， WCLK将数据写入到可编程
标志偏移寄存器。
当REN1和REN2是边缘时钟上升沿数据从FIFO中低和
FIFO不为空。
当WEN2 / LD为低， RCLK读出的数据可编程标志
偏移寄存器。
当EF为低电平时， FIFO为空。 EF同步到RCLK 。
当FF为低电平时， FIFO满。 FF同步到WCLK 。
当PAE为低电平时，FIFO几乎是空的基础上，几乎是空的偏移值
编程到FIFO中。
当PAF为低电平时，FIFO几乎完全基于几乎完全偏移值
编程到FIFO中。
重置设备以空状态。
之前的初始读或写操作需要复位
上电后运行。
当OE为低电平时，FIFO的数据输出驱动它们所连接的总线。
If
OE为高电平时， FIFO的输出为高阻态（高阻）状态。
当进入或退出空和近空状态，
该标志是由RCLK完全更新。标志
表示几乎完全和完整状态完全更新
由WCLK 。同步标志建筑保证
标志保持其状态为至少一个周期
所有的配置都采用了先进的制造0.65米
P-阱CMOS工艺。输入ESD保护大于
2001V ，并且闩锁，防止通过使用保护环。
描述
WEN2/LD
双模式引脚
写使能2
负载
I
I
REN1 ， REN2
WCLK
读使能
输入
写时钟
I
I
RCLK
读时钟
I
EF
FF
PAE
PAF
RS
OE
空标志
满标志
可编程
几乎是空的
可编程
几乎满
RESET
OUTPUT ENABLE
O
O
O
O
I
I
功能说明
（续）
该CY7C42X1V提供了4个状态引脚：空，满，几乎
空，几乎满。在几乎空/几乎满标志编程
梅布尔到一个字的粒度。可编程标志默认
空-7和全7 。
该标志是同步的，也就是说，它们改变状态相
无论是读时钟（ RCLK ）或写时钟（ WCLK ） 。
文件编号： 38-06010修订版**
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