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AD1953
表Ⅳ中。控制寄存器1读取定义
控制寄存器2
寄存器位
1
功能
DSP内核完全关闭
1 =完全关闭
0 =不关机
安全的内存装载完成
1 =完成（注：阅读后清零）
0 =未完成
0
第0位被置位，当所有要求安全加载寄存器被
传送到参数RAM 。读取后，将被清除
操作完成。
位1被置位后的DSP请求的关断是
完成。当此位被置位，用户可以自由地写或读
而不会造成音频流行或点击任何内存位置。
表五，控制寄存器2写的定义
表V记录的控制寄存器2位内容
<1 ： 0>设置MCLKO销的频率。如果这些位被置位
至00时， MCLKO引脚被禁用（默认值） 。当设置为01 ，
在MCLKO引脚设置为512
×
f
S
，这是相同的
内部主时钟所用的DSP核心。当设置为10，
该引脚设置为256
×
f
S
，得出通过将DSP内部
通过2.时钟在这种模式下，输出256
×
f
S
时钟将被反转
相对于输入256
×
f
S
时钟。这是不符合的情况
穿通模式。当设置为11时， MCLKO引脚镜子
选择MCLK输入引脚（它的MCLK输出
MUX选择器） 。需要注意的是DSP内部主时钟可
无论是相同的所选择的MCLK引脚（当MCLK
频率选择设置为512
×
f
S
模式），或者可以衍生自
使用内部时钟倍频器（在MCLK引脚时， MCLK频
昆西选择设置为256
×
f
S
)
.
位<2>选择两个可能的MCLK输入频率之一。当
设置为0（默认值）， MCLK的频率被设定为512
×
f
S
。在这种模式下，
DSP的内部时钟和外部MCLK是在同一
频率。当设置为1时， MCLK的频率被设定为256
×
f
S
和
一个内部时钟倍频器用于生成DSP时钟。
比特<5 ： 4>选择3个时钟输入源之一使用的是跨
最终MUX 。切换MCLK时，为了避免杂音噪音
源，建议用户将DSP内核中
切换MCLK源之前关闭。
比特<7 ： 6>选择三个串行输入源之一使用的接口
最终MUX 。每个源选择包括独立的SDATA ，
LRCLK和BCLK输入。为了避免杂音噪音时
切换序列的来源，它建议用户把
DSP内核在关机写这些位之前。
位<8>用于启用三个串行输出引脚。这些引脚
连接到串行输入MUX的输出，它被设置
由位<7 ： 6> 。默认值为0 （禁用） 。
位<9>改变量升降温速度的默认设置。
当设为0时，将采取1024 LRCLK周期从全去
体积（6 dB为单位） ，以无限的关注。当设置为1时，相同的
操作将需要8192 LRCLK周期。
寄存器位
9
功能
量升降温速度
1 = 160 ms的全加减速时间
0 = 20 ms的全加减速时间
串行端口输出使能
1 =启用
0 =禁用
串行端口输入选择
00 = IN0
01 = IN1
10 = IN2
11 = NA
MCLK输入选择
00 = MCLK0
01 = MCLK1
10 = MCLK2
11 = NA
版权所有
在MCLK频率选择
0 = 512
×
f
S
1 = 256
×
f
S
MCLK输出频率选择
00残疾人士
01 512
×
f
S
10 256
×
f
S
11 MCLKO = MCLK_In （直通）
8
7:6
5:4
3
2
1:0
–22–
第0版
