位置：首页 > IC型号导航 > 首字符P型号页 > 首字符P的型号第517页 > PC48F0P0ZBQ0 > PC48F0P0ZBQ0 PDF资料 > PC48F0P0ZBQ0 PDF资料1第21页
1千兆P30系列
表3中。
符号
VCCQ
VSS
俄罗斯足协
DU
NC
TSOP和BGA简易信号说明（第2页2 ）
TYPE
动力
动力
—
—
—
名称和功能
输出电源：
输出驱动器电源电压。
地面：
连接到系统地。不浮动任何VSS连接。
保留供以后使用：
英特尔对未来设备的功能和增强功能保留。这些
应该以同样的方式为不使用（ DU）的信号进行处理。
不要使用：
不要连接到任何其它信号或电源;必须悬空。
无连接：
无内部连接;可以驱动或浮置。
表4 。
符号
QUAD + SCSP信号说明（第2页1 ）
TYPE
名称和功能
地址输入：
器件地址输入。 64兆位： A [ 21 ： 0 ] ; 128 - Mbit的： A [ 22 ： 0 ] ; 256 - Mbit的： A [ 23 ： 0 ] ;
512 - Mbit的： A [ 24 ： 0 ] 。
SEE
22页的表6 ，图11第23页，
和
图12第23页
512 Mbit与1千兆位
寻址。
数据输入/输出：
输入在写周期的数据和命令;在输出数据
内存，状态寄存器，寄存器保护和读取配置寄存器中读取。球数据
漂浮在CE ＃或OE ＃被拉高。数据在写入内部锁存。
地址有效：
低电平有效输入。在同步读操作，地址锁存
进阶＃的上升沿，或与ADV ＃低的下一个有效CLK边沿，以先到为准。
A [最大： 0 ]
输入
DQ [15：0 ]
输入/
产量
ADV ＃
输入
在异步模式中，地址是当ADV ＃变高或连续地流过锁存
如果ADV ＃为低。
警告：外观设计没有采用ADV ＃必须配合其VSS允许地址流过。
Flash芯片使能：
低电平有效输入。 CE＃低选择相关的闪存芯片。当
置，闪内部控制逻辑，输入缓冲器，解码器，和读出放大器被激活。当
无效状态时，相关的闪光灯管芯被取消选择，功率减小到备用水平，数据和
等待输出均处于高阻态。
SEE
22页的表6
对于CE＃分配定义。
警告：所有芯片使必须要高，当设备不在使用中。
时钟：
同步器与同步读取模式下，系统的总线频率。
中同步读操作，地址被锁存， ADV ＃的上升沿，或者在
下一个有效的CLK上升沿与ADV ＃低，以先到为准。
警告：外观设计不使用CLK的同步读模式必须配合其VCCQ或VSS 。
OUTPUT ENABLE ：
低电平有效输入。 OE ＃低使得该器件的输出数据缓冲区中读取
周期。 OE ＃高的地方的数据输出，并等待高阻。
F1- OE ＃和F2- OE ＃应该连接在一起的所有密度。
RESET ：
低电平有效输入。 RST ＃复位内部自动化和禁止写入操作。这
在电源转换提供数据保护。 RST ＃高能够进行正常操作。从退出
复位时，器件工作在异步读阵列模式。
等待：
指示数据在同步阵列或非阵列突发读取有效。读取配置
寄存器的位10 （RCR [10] ， WT）时置位来确定它的极性。等待的有源输出为V
OL
or
V
OH
当CE ＃和OE ＃为V
IL
。等待是高阻抗，如果CE ＃或OE ＃为V
IH
.
在同步阵列和非阵列读取模式，等待指示无效数据时断言和
无效时，有效数据。
在异步页模式下，所有的写模式，等待被释放。
写使能：
低电平有效输入。 WE＃控制写入设备。地址和数据被锁存
在WE＃上升沿。
F1-CE#
F2-CE#
输入
CLK
输入
F1-OE#
F2-OE#
输入
RST ＃
输入
等待
产量
WE＃
输入
数据表
英特尔的StrataFlash
嵌入式存储器（ P30 ）
订单号： 306666 ，修订： 001
2005年4月
21
