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4.0引脚说明
（续）
5.0功能描述
该器件的架构是修改后的哈佛架构
tecture 。与哈佛结构，程序存储器
ROM被从数据存储存储器（RAM）分开。两
ROM和RAM有自己的独立的地址空间
有独立的地址总线。该体系结构，虽然
基于哈佛架构，使得数据传输
从ROM到RAM中。
5.1 CPU寄存器
CPU可以做一个8位的加法，减法，逻辑或移位
在一个指令的操作（叔
C
）的周期时间。
有六种CPU寄存器：
A是8位累加寄存器
PC是15位的程序计数器寄存器
聚氨酯是高7位程序计数器（PC）的
PL为低8位程序计数器（PC）的
B是一个8位RAM地址的指针，其可以是任选
后自动递增或递减。
X是一个8位的备用RAM的地址指针，它可以是
可选择发布自动递增或递减。
S是用于扩展的8位段地址寄存器
的地址范围的下半部分（00至7F）成256个数据段
每128个字节求。
SP为8位的堆栈指针，它指向的子程序/
中断堆栈（ RAM中） 。带复位的SP被初始化
RAM地址02F十六进制（以64字节的RAM的设备） ，或
初始化到RAM地址06F十六进制（器件具有128字节
的RAM）中。
所有的CPU寄存器的内存映射的例外
化的累加器（ A）和程序计数器（ PC）中。
5.2程序存储器
程序存储器ROM组成不同而异尺寸。
这些字节可以存放程序指令或数据常量
（数据表下岗指令，跳到载体的JID
对于VIS指令的指令，并中断向量） 。该
程序存储器是由15位解决方案
计数器（PC） 。在设备的所有向量中断编程
内存位置0FF十六进制。该节目的内容
存储器读出00进制中的已擦除状态。程序执行
复位后开始在位置0 。
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（地址xxD7 ）将返回相同的数据读取端口F输入
销（地址xx96 ） 。建议新的应用程序，将去
生产与COP8FGx使用端口F的地址。注意
兼容的ROM器件包含输入唯一的港口，而不是我
双向端口F.
端口D为8位输出端口预设高时， RESET
变低。用户可以配合两个或两个以上D端口输出（ EX-
概念D2 ）一起，以获得更高的驱动器。
注意：
保健必须与D2引脚工作行使。复位时，这位前
在这个引脚连接外部负载必须确保输出电压保持
上述0.7 V
CC
以防止芯片进入特殊模式。还
保持外装上D2少于1000 pF的。
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图5： I / O端口配置
图6. I / O端口配置 - 输出模式
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5.3数据存储器
该数据存储器的地址空间包括片上RAM
和数据寄存器， I / O寄存器（配置，数据和
脚），控制寄存器， MICROWIRE / PLUS SIO移位
注册和各种寄存器和计数器相关
与计时器（除IDLE计时器的） 。数据
存储器由指令或间接直接寻址
由B，X和SP指针。
该数据存储器包括256个或512个字节的RAM。六
内存青少年字节映射为“寄存”在地址
0F0到0FE十六进制。这些寄存器可以立即加载
并且也降低，并且与DRSZ （减量试验
注册并跳过如果为零）指令。该内存指针
寄存器X， SP和B被存储在映射到该空间
地址位置0FC到0FE六角分别与
其他寄存器（ 0FF除外）是用于一般我们 -
年龄。
该指令集的许可证被设置在内存中的任何位，复位
或测试。所有的I / O和寄存器（除A和PC ）是
图7. I / O端口配置 - 输入模式
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