W682510/W682310
7.4.2 。 BCLK
这是为PCMR1 ， PCMR2 ， PCMT1和PCMT2信号的移位时钟信号输入端。该
频率等于所述数据传输率，是64 ，96 ，128， 192 ，256， 384 ， 512 ， 768 ， 1024 ， 1536 ， 1544 ， 2048或
200千赫。这个信号设置为一个稳定的逻辑“1”或“0”的同时设置发送和接收电路的
省电状态。
7.4.3 。 FSR
这是在接收同步信号的输入。所需的8位PCM数据的选自
PCM数据信号给PCMR1和PCMR2销通过接收同步信号。所有时间
在接收部分的信号由该同步信号同步。这个信号必须在
相位与BCLK 。频率应该是8千赫
±
为50ppm ，以保证AC特性。
此装置可在6千赫至9 kHz的范围内进行操作，但是在规定的电特性
数据表都不能保证。
7.4.4 。 FST
发射同步信号输入。从PCMT1和PCMT2 PCM输出信号被发送
这种发射同步信号同步。这FST信号触发和PLL
同步发射部分的所有的定时信号。同步信号必须是同相
BCLK 。频率应该是8千赫
±
为50ppm ，以保证AC特性。该器件可
操作中的6 kHz至9 kHz采样率的范围内，但电特性是不
保证。这个信号设置为逻辑高电平或低电平驱动器发送和接收电路
省电状态。
7.4.5 。 PCMMS
该控制信号为PCM输入和输出的模式选择。当这个信号为HIGH时，则PCM
输入和输出是在并行模式。 CH1和CH2的PCM数据被输入到PCMR1和
PCMR2 ，并从PCMT1和PCMT2输出，具有相同的定时。当此信号为低电平
电平，则PCM输入和输出在串行模式。 CH1和CH2的PCM数据被输入到
从PCMT1 PCMR2和输出作为两个串行的8位字节。
7.5. P
OWER
S
TATE
M
副执行秘书办公室
7.5.1 。省电模式
在节电模式下，除了内部参考所有内部模拟电路断电。
该编解码器将自动进入省电模式时，在FST或BCLK信号被设置为数字
“1”或数字“0” ;
在上电与FST和BCLK信号存在，这将需要2到10毫秒内
PLL锁定。除了PLL的锁定时间，模拟输出将被设置为内部信号
地为1毫秒。这将避免开机故障的输出。数字漏极开路
输出将在该功率延迟保持在高阻抗状态。
出版日期： 2003年5月
修订版0.35
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