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5.2硬件接口
该BCRTM提供了一个简单的子系统接口和
方便DMA仲裁。用户可以配置
BCRTM到在各种存储器，处理器操作
环境中，包括伪双端口RAM ，并
标准DMA配置。
有关完整的电路描述，如仲裁逻辑
和I / O ，请参阅相应的应用笔记。
5.3 CPU互连
伪双端口RAM的配置
该BCRTM的地址和数据总线直接连接到
RAM ，具有缓冲从这些隔离BCRTM的公交车
主机CPU （图3a和3b ）的。 CPU的内存
控制信号（ RD ， WR ，和MEMCSI ）通过
BCRTM并连接到内存RRD ， RWR和
MEMCSO 。
标准配置DMA
该BCRTM的和CPU的数据，地址和控制信号
被连接到彼此中，如图3c和3d 。
该RWR ， RRD和MEMCSO DMAG被激活后，
为有效。
在两种情况下， BCRTM的地址和数据总线保持
在除CS和RD为高阻抗状态
信号是积极的，表明一台主机寄存器的访问;或
TSCTL被认定时，指示由一个存储器访问
BCRTM 。 CPU试图访问BCRTM寄存器是
在BCRTM内存访问忽视。禁止DMA
转让使用忙功能的远程终端
地址寄存器，而在远程运行
终端模式。
设计人员可以使用TSCTL指示BCRTM时
正在访问存储器或CPU可以访问存储器。
AEN也可以（用可选） ，给CPU
控制权BCRTM的地址总线。一个DMA突发
（ BURST ）信号表示多个DMA访问。
寄存器访问
寄存器0到13用的解码访问
四个LSB的地址总线（ A0- A3 ），并断言CS的。
16个数据
内存
16地址
缓冲器
主持人
中央处理器
控制
BCRTM
（双冗余）
双
收发器
XFMR
XFMR
控制/仲裁
发射机
TIMEOUT
总线
1553总线
BUS B
图3b 。 CPU / BCRTM界面 - 伪双端口RAM的配置
BCRTM-21
