AD8400/AD8402/AD8403
表II中。输入逻辑控制真值表
AD8403
CS
ADDR
解码
RDAC 1
RDAC 2
CLK
CS
L
P
L
L
RS
H
H
SHDN
注册活动
H
H
没有SR效果，使SDO引脚。
从SDI引脚移1位。
第十先前输入的位
移出SDO引脚。
负载SR数据到RDAC锁存器
基于A1，A0译码（表III） 。
无操作。
将所有RDAC锁存器中点，
雨刮中心，和SDO锁
清除。
锁存所有RDAC锁存器80
H
.
开路电阻全部
A-端子，连接W至B，
关闭SDO输出晶体管。
4 RDAC
CLK
SDI
串行
注册
X
X
X
P
H
X
H
H
L
H
H
H
图39.等效输入控制逻辑
目标的RDAC锁存器中装入与最后8位的
串行数据字完成一个DAC更新。中的情况下
AD8403四个独立的10位数据字必须移入到
改变所有四个减震设置。
SHDN
CS
SDI
串行
注册
D
Q
SDO
X
X
H
H
P
H
H
L
CK
RS
CLK
RS
注： P =上升沿， X =不关心， SR =移位寄存器。
串行数据输出（ SDO ）引脚包含一个漏极开路N-
沟道FET 。该输出需要一个上拉电阻，以
数据传送到下一个包的SDI引脚。上拉电阻
终止电压可以比V大
DD
供应（但不
比MAX V
DD
+8 V的AD8403 ，SDO输出设备） ，
例如， AD8403可以在V操作
DD
= 3.3V和上拉
为接口到下一个设备可以被设置在+ 5V。这允许
对于菊花链的几个RDACs从单一的处理器序列
数据线。时钟周期需要时使用，以增加
上拉电阻，下列设备中的SDI引脚
系列。容性负载的菊花链节点SDO ， SDI
之间的设备必须考虑到成功转移
数据。当菊花链时，该
CS
应保持低
直到每个包的所有位都移入其各自
略去串行寄存器投保的地址位和数据位
当前正在使用正确的解码位置。这将需要20位
的地址和数据符合在所提供的字码格式
表I如果两个AD8403四通道RDACs菊花链连接在一起。
请注意，只有AD8403具有SDO引脚。在关断期间
SHDN
SDO输出引脚被强制关闭（逻辑高电平状态）
禁用的功耗，在上拉电阻。见图40
为等效SDO输出电路示意图。
数据设置和数据规格表保持时间DE-
termine数据有效时间的要求。最后的10位的
输入到串行寄存器的数据字被保持时
CS
重
原来高。同时
CS
变高是门地址
解码器，这使得两个（ AD8402 ）的一个或四个
（ AD8403 ）上升沿触发RDAC锁存器。见图39
细节和表三地址译码表。
表Ⅲ。地址译码表
在AD8403图40.详细SDO输出示意图
所有的数字引脚的保护与串联输入电阻和杆
示于图41a的等位基因齐纳ESD结构。这种结构
适用于数字引脚
CS ，
SDI ， SDO ，
RS ， SHDN ，
CLK 。该
数字输入的ESD保护允许混合供电
应用5 V CMOS逻辑可以被用来驱动一个
AD8400 / AD8402或AD8403从+3 V电源支持操作
层。模拟引脚A，B ，W ，可保护20
系列
电阻和并联稳压，见图41b的。
1k
数字
引脚
逻辑
图41A 。等效ESD保护电路
20
A，B ，W
图41B 。等效ESD保护电路（模拟
销）
RDAC
10k
A
C
A
DW
） + 30pF的
256
C
B
DW
） + 30pF的
256
B
C
W
120pF
C
A
= 90.4pF · （
C
B
= 90.4pF · （ 1 -
A1
0
0
1
1
A0
0
1
0
1
锁存器解码
RDAC#1
RDAC#2
RDAC ＃ 3 AD8403仅
RDAC ＃ 4 AD8403仅
W
图42. RDAC电路仿真模型RDAC =
10 k
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版本B
