W523AXXX
5.4
CPU接口
该W523Axxx可以与外部微处理器通过一个简单的串行通讯的CPU
界面。该CPU接口由TG1 ， TG2和STPA / BUSY引脚，如下所示的：
去抖确定。清除内部的CPU
计数器用于防止系统从
离家出走。 （ TG1F应禁用。 ）
TG1
（ DATA）的
TG2
（CLOCK ）
STPA / BUSY
澳元/ SPK +
注意事项：
T
DEB
T
CRD
结束
1. T
DEB
指"Debounce time" 。
2. T
CRD
是"CPU复位Delay"时间。这应该是大于2.6
S.
3. TG2销的"Clock"频率所用的范围内设定： 10千赫 - 1兆赫。
忙信号将输出"high"传输结束之后。忙信号的上升沿定时为
依赖于数据输出的上TG1 （数据）引脚的MSB。如果最高位为"1" ，会忙后，最后上升
TG2 （时钟）引脚的上升沿。如果最高位为"0" ，忙后的上升沿将上升的TG1 （数据）
返回到高电平。
7位
TG1
（ DATA）的
TG2
（CLK）
忙
MSB=0
7位
TG1
（ DATA）的
MSB=1
40ns
TG2
（CLK）
忙
40ns
- 10 -
