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主要特点
双数据速率体系结构;每个时钟周期2的数据传输
双向数据选通（ DQS ）
四家银行的操作
差分时钟输入（ CK和CK ）
DLL对齐DQ和DQS与CK过渡转型
MRS循环地址重点项目
- 。读取延迟2 ， 2.5 （时钟）
- 。突发长度（ 2，4， 8）
- 。突发类型（顺序&交错）
除数据& DM所有输入进行采样，系统时钟的正边沿（CK）
数据I /数据选通信号的两边O事务
边沿对齐的数据输出，居中对齐数据输入
LDM ， UDM / DM只写屏蔽
自动&自我刷新
7.8us刷新间隔（ 8K / 64ms的刷新）
最大连拍数量刷新周期： 8
60球FBGA封装
DDR SDRAM
订购信息
产品型号
K4H560438D-GC(L)B3
K4H560438D-GC(L)A2
K4H560438D-GC(L)B0
K4H560838D-GC(L)B3
K4H560838D-GC(L)A2
K4H560838D-GC(L)B0
K4H561638D-GC(L)B3
K4H561638D-GC(L)A2
K4H561638D-GC(L)B0
16M ×16
32M ×8
64M ×4
组织。
最大频率。
B3(DDR333@CL=2.5)
A2(DDR266@CL=2)
B0(DDR266@CL=2.5)
B3(DDR333@CL=2.5)
A2(DDR266@CL=2)
B0(DDR266@CL=2.5)
B3(DDR333@CL=2.5)
A2(DDR266@CL=2)
B0(DDR266@CL=2.5)
SSTL2
60球FBGA
SSTL2
60球FBGA
SSTL2
60球FBGA
接口
包
工作频率
- B3 （ DDR333 ）
速度@ CL2
速度@ CL2.5
133MHz
166MHz
- A2 （ DDR266A ）
133MHz
133MHz
- B0 （ DDR266B ）
100MHz
133MHz
* CL ： CAS延迟
- 1 -
2.2版三月'03
