M41ST95Y * ， M41ST95W
图13.写模式序列
E
0
SCL
1
2
3
4
5
6
7
8
9
10
15
W / R位
7位ADDR
数据字节
SDI
7
最高位
6
5
4
3
2
1
0
7
最高位
6
5
4
3
2
1
0
7
SDO
高阻抗
AI04636
数据保持方式
凭有效V
CC
施加时， M41ST95Y / W可以是
如上READ或访问
写周期。如若电源电压衰减，
在M41ST95Y / W将自动取消，
写保护本身（以及任何外部SRAM）
当V
CC
V介于
PFD
（MAX）和
V
PFD
（分钟）。这是通过在内部完成IN-
hibiting访问时钟寄存器。此时，
复位引脚（ RST ）被驱动为有效，并会重新
主要的活动状态，直到V
CC
返回到正常的水平。 EX-
ternal RAM存取被禁止以类似的方式
通过强制ê
CON
到一个较高的水平。这一级是内
0.2伏的V
BAT
. E
CON
将保持在这个水平
只要V
CC
仍然是一个彻头彻尾的容忍CON-
DITION 。当V
CC
低于电池备份
切换电压（V
SO
） ，电源输入被切换
从V
CC
引脚到SNAPHAT
电池，并
时钟寄存器和外部SRAM是main-
从所附电池供应tained 。
所有输出变为高阻抗。在V
OUT
针
能够提供的电流为100μA的AT-Ⅲ
tached内存在小于0.3伏降
此条件。上电时，当V
CC
返回到
标称值，写保护持续
t
REC
通过抑制ê
CON
。 RST信号也重新
在此期间主动电源（见
科幻gure
21 ，第28页） 。
注意：
市场上用于─大多数低功耗SRAM
天可与M41ST95Y / W的RTC SU-使用
PERVISOR 。有，但是有些标准
应在作出最终选择使用
的SRAM来使用。
对SRAM必须设计一种方法，其中
芯片使能输入禁用所有其它输入到
SRAM 。这使得输入到M41ST95Y / W
与SRAM的是“不关心” ，一旦V
CC
降至低于
低V
PFD
（分钟）。该SRAM还应保证
数据保留下来，以V
CC
= 2.0伏。该芯片
允许访问时间必须足以满足
系统与芯片需要使输出propa-
gation延迟包括在内。如果SRAM中包括一个
第二个芯片使能引脚（ E2 ） ，该引脚应
连接到V
OUT
.
如果数据保存寿命是一个关键的参数
该体系，评点数据是很重要的reten-
化电流规格为特定的
静态存储器进行评估。大多数的SRAM指定
数据保持电流为3.0伏。制造商
通常指定一个典型的条件，室内温
perature连同一个最坏的情况（ gener-
同盟在升高的温度） 。系统级
要求将确定的选择
利用价值。的数据保持电流值
的SRAM可以被添加到我
BAT
价值
该M41ST95Y / W ，以确定总电流再
要求，可保留数据。可用BAT-
tery能力的SNAPHAT
您所选择的
然后，可以通过该电流被划分，以确定
数据保留可用的量（见
20).
终身calcu-的进一步更详细的审查
办法第十四，请参阅应用笔记AN1012 。
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